[发明专利]基于移相相与获取皮秒精度窄脉宽TTL信号的方法

说明书

技术领域

本发明涉及距离选通成像技术领域，尤其涉及一种基于移相相与获取皮秒精度窄脉宽逻辑门电路(Transistor-Transistor Logic，TTL)信号的方法。

背景技术

距离选通成像的关键技术之一是同步控制技术，即让激光器与增强型电荷耦合元件(ICCD)的选通门的开关同步，当目标反射的信号光还没有到达选通门时，选通门一直处于关闭状态，当信号光到达选通门时，选通门突然打开，从而成像。选通门的打开时间和持续时间分别决定了成像的距离和成像的景深。

高精度的延时技术和脉宽技术是选通成像特别是三维成像时序控制技术的关键。在选通三维成像技术中，测距精度和脉宽精度需要在厘米量级甚至更小，所以需要采用纳秒级、皮秒级的时序控制技术。目前在选通成像领域，获得窄脉宽的TTL信号主要有以下几种方法，分别为基于数字延时脉冲发生器、基于复杂可编程逻辑器件(CPLD)和基于现场可编程门阵列(FPGA)。其中：

1)基于数字延时发生器

基于数字延迟脉冲发生器(以典型的DG535为例)的时序控制技术由于采用了延迟精度在5皮秒量级的DG535数字延迟脉冲发生器，时序控制精度高，近几年被应用到选通成像试验中。DG535能够同时提供4路可编程延时输出，延时范围为0～1000s，脉宽最小为4ns，每路最小步长是5ps。采用DG535虽然能够达到较高的控制精度，但系统复杂，体积大、负载重，一台普通的DG535尺寸为8.5″×4.75″×14″(WHD)，质量10lbs，另外DG535的参数设置是通过手工按钮操作，操作机械化，降低了系统的灵活性和便携性，对选通成像控制参数的设置产生较大影响。

2)基于复杂可编程逻辑器件(CPLD)

基于CPLD技术采用的是复杂可编程逻辑器件，由于CPLD是将多个可编程阵列逻辑(PAL)器件集成到一个芯片，具有类似PAL的结构。CPLD通过修改具有固定内连电路的逻辑功能来编程以达到产生脉冲信号的目的。但CPLD的组合逻辑资源比较丰富、时序逻辑资源相对较少，存在延迟时间大，控制精度不高等问题，目前时钟精度基本在10纳秒量级，少数在纳秒量级，器件延迟时间为几个纳秒。以ALTERA公司的MAXII系列CPLD为例，支持的最高时钟频率为300MHz，实际应用中，这一频率还要往下降，时钟精度会继续降低。

3)基于现场可编程门阵列(FPGA)

FPGA又称现场可编程门阵列，是一种高密度的可编程逻辑器件，内含大量时序逻辑资源，并含有锁相环，适合于触发器丰富的时序电路，时序控制精度高，体积小，重量轻，是选通时序控制技术采用的理想器件，用来产生精确的时钟信号。但目前基于FPGA的时序控制系统的时钟控制精度大多在纳秒量级，这主要是由于FPGA本身的硬件特性使得时钟频率难以继续增加，目前以XILINX公司最新推出的Virtex-6系列FPGA为例，最高时钟频率为600MHZ，也即时钟控制精度最高为1.67ns，实际使用时综合出的频率将会小于这一值。

以上几种方法除数字延时脉冲发生器以外，其余的控制精度都在纳秒量级或亚纳秒量级，难以满足选通三维成像和水下成像等有高精度的时序要求。数字延时脉冲发生器虽然延时精度较高，以DG535为例，其延时精度为5ps，但最小脉宽为4ns，体积大，不利于系统的小型化发展。因此针对选通成像的高时序精度的要求和选通系统小型化、集成化的趋势，本发明提出了一种基于移相相与获取皮秒精度窄脉宽TTL信号的方法，其最小脉宽可以接近于TTL信号的脉宽极限，即1ns左右，并且脉宽的精度为皮秒量级。

发明内容

(一)要解决的技术问题

针对上述现有技术存在的不足之处，本发明的主要目的在于提出一种基于移相相与获取皮秒精度窄脉宽TTL信号的方法，以获得更窄的TTL信号脉宽和更高的脉宽精度，从而为距离选通成像领域提供高精度的时序信号。

(二)技术方案

为达到上述目的，本发明采用的技术方案如下：

一种基于移相相与获取皮秒精度窄脉宽TTL信号的方法，该方法使用多路信号发生器将待压缩的起始TTL信号一分为二，得到两路相位、幅度完全相等的TTL信号，其中起始TTL信号包括脉冲激光器触发信号或ICCD触发信号；然后采用皮秒级精度的延时线技术对得到的两路TTL信号中的一路TTL信号进行延时，使两路TTL信号产生相移；然后将这两路产生相移的TTL信号通过逻辑与门，进行相与操作，实现对距离选通成像中脉冲激光器触发信号或ICCD触发信号的脉宽压缩。