[发明专利]用于亚稳态速稳的存储电路的设备及相关方法

说明书

技术领域

公开的概念总体上涉及存储电路，更具体地，涉及用于亚稳态速稳的存储电路的设备，以及相关的方法。

背景技术

微电子学领域的进展已经使得集成电路(IC)的晶体管密度不断提高。高级IC可以包括亿万个晶体管。相对大的晶体管数目使得电路设计者们能够集成相对大数量的功能。

芯片的设计需要权衡多方面的因素或考虑，如速度、功耗以及成本。制造技术的进步，如互补金属氧化物半导体(CMOS)，已经导致各种参数的缩放，例如电源电压、阈值电压以及电流驱动能力。

发明内容

公开的概念总体上涉及存储电路，例如锁存器与触发器，更具体地，涉及用于亚稳态速稳(metastability-hardened)的存储电路的设备与方法。在一个示例性实施方案中，亚稳态速稳的存储电路包括反相电路(或者可替代地，同相电路)。该反相电路(或者同相电路)具有一个逻辑输入，该逻辑输入被分路为一对物理输入。

在另一个示例性实施方案中，亚稳态速稳的存储电路包括一个反相电路(或者可替代地，一个同相电路)。该反相电路(或者同相电路)具有一个逻辑输出，该逻辑输出被分路为一对物理输出。

在又一个另外的示例性实施方案中，集成电路(IC)包括具有逻辑输入和逻辑输出的电路。该逻辑输出被分路为一个高偏置物理输出和一个低偏置物理输出。在该电路的过渡状态或者亚稳态期间，该高偏置物理输出的输出电压高于该低偏置物理输出的输出电压。

在再一个另外的示例性实施方案中，一种对电子电路中的存储电路进行亚稳态速稳的方法包括将一个反相电路(或者可替代地，一个同相电路)的逻辑输入进行分路。更具体地，该逻辑输入被分路为一对物理输入。

附图说明

所附图形仅图解说明若干示例性实施方案，因此不应视作限制其范围。受益于本公开内容的本领域普通技术人员意识到，公开的概念使其获得其他等同效果的实施方案。附图中，在一个以上的图中所使用的相同数字指示表示功能相同、相似或等同的元件或者模块。

图1示出根据一个示例性实施方案的亚稳态速稳的存储电路。

图2A和2B分别绘出一个常规的反相器及其CMOS实施形式。

图3-6示出根据多个示例性实施方案的具有分路的输入和/或输出的反相器。

图7A和7B分别图解说明一个常规的与非(NAND)门，及其CMOS实施形式。

图8A和8B分别示出根据一个示例性实施方案的具有分路输入的与非门及其CMOS实施形式。

图9A和9B分别图解说明根据一个示例性实施方案的具有分路输入和分路输出的与非门及其CMOS实施形式。

图10A和10B分别绘出一个常规的锁存器及其CMOS实施形式。

图11A和11B分别示出根据一个示例性实施方案的一个锁存器及其CMOS实施形式。

图12示出一个常规的触发器。

图13绘出根据一个示例性实施方案的触发器。

图14示出根据另一种示例性实施方案的触发器。

图15图解说明根据一种示例性实施方案，图14的触发器的一种示例性CMOS实施形式。

图16绘出根据另一种示例性实施方案的触发器。

具体实施方式

公开的概念总体上涉及存储电路，如锁存器与触发器。更具体地，公开的概念提供用于亚稳态速稳的存储电路例如锁存器与触发器的设备与方法。

概念上，在示例性实施方案中，所披露的存储电路采用具有附加输入的电路和/或具有附加输出的电路，以实现亚稳态速稳性。具有该附加输入的电子线路可以构成一个反相电路。类似地，具有该附加输入的电子线路可以构成一个反相电路(或者元件或者单元)。

在示例性实施方案中，亚稳态速稳的存储电路包括一对级联的反相电路。这些反相电路之一包括附加的输入。另一个反相电路包括附加的输出。通过将第二个反相电路的多个输出(包括该附加输出)连接到第一个反相电路的多个输入(包括该附加输入)，可以实现亚稳态速稳的存储电路。

通过将该存储电路中电子线路的逻辑输入分路为一对物理输入，可以提供一个附加的输入。该多个输入之一，即一个n型金属氧化物半导体(NMOS)输入，主要为该电子线路中的NMOS晶体管(例如，反相器中的NMOS晶体管)馈送信号。另一个输入，即一个p型金属氧化物半导体(PMOS)输入，主要为该电子线路中的PMOS晶体管(例如，反相器中的PMOS晶体管)馈送信号。