[发明专利]一种高速比较器LATCH电路

说明书

技术领域

本发明涉及微电子电路，尤其涉及一种高速比较器LATCH(锁存器)电路。

背景技术

如图1所示，业内常用的LATCH电路主要是通过两对MOS管M3、M4和M5、M6在正反馈下形成LATCH，其中，PMOS管M1、M2是LATCH的输入管，电压Vin1、Vin2是两个输入电平，X点和Y点是输入电流流向LATCH核心的流入点，使得MOS管M3、M4和M5、M6形成正反馈。正因为输出点就在X和Y点，因此，X和Y点电压变化范围和频率都相当大，这种比较器结构的缺点是反转踢回噪声会较大和转换速度不是最快。

业内常见的解决办法是在输入PMOS管对的下面垫上一对PMOS管，形成CASCODE(共源共栅)结构；这种结构虽然可以略微减小踢回噪声，但是X点或者Y点在转换到高电平阶段时候，对应的输入管M1或者M2会进入线性区，转换速度降低的情况仍然没有得到改善；特别是在两个输入电平Vin1和Vin2很低的时候，速度受影响的情况特别明显。因此，鉴于上述情况，现在迫切需要对传统的LATCH电路进行结构上的改进。

发明内容

为了解决上述现有技术存在的问题，本发明旨在提供一种高速比较器LATCH电路，以实现进一步改善高速比较器最后一级LATCH级的转换速度的目的。

本发明所述一种高速比较器LATCH电路，它包括一电流源以及第一至第六MOS管，其中，第一MOS管的源极和第二MOS管的源极与所述电流源连接，它们的栅极分别接收第一输入电压和第二输入电压，它们的漏极分别与所述第三MOS管的源极以及第四MOS管的源极连接，所述第三MOS管的漏极、第四MOS管的栅极以及第六MOS管的栅极分别与所述第五MOS管的漏极连接，所述第四MOS管的漏极、第三MOS管的栅极以及第五MOS管的栅极分别与所述第六MOS管的漏极连接，所述第五MOS管的源极和第六MOS管的源极相连接地，所述LATCH电路还包括第七MOS管和第八MOS管，所述第七MOS管的漏极与所述第三MOS管的源极连接，并输出第一输出电压，所述第八MOS管的漏极与所述第四MOS管的源极连接，并输出第二输出电压，且所述第七MOS管的源极与第八MOS管的源极连接，它们的栅极相连接地。

在上述的高速比较器LATCH电路中，所述第一MOS管和第二MOS管均为NMOS管，且它们的源极与所述电流源的输入端连接，该电流源的输出端接地。

由于采用了上述的技术解决方案，本发明通过增加一对PMOS管，即第七MOS管和第八MOS管，并且将它们的栅极接地，同时将输入电流的流入点改到新添加的PMOS管的漏端，从而，可以提供足够的电流以达到需要的高速度，另外，输入电流的流入点的电压变动会很小，从而能急剧降低LATCH翻转时候的踢回噪声。同时，本发明还将作为输入管的第一MOS管和第二MOS管改为了NMOS管，使得整个LATCH在不需要复位的情况下也可以翻转。

附图说明

图1是现有的LATCH电路的结构示意图；

图2是本发明一种高速比较器LATCH电路的结构示意图。

具体实施方式

下面结合附图，对本发明的具体实施例进行详细说明。

如图2所示，本发明，即一种高速比较器LATCH电路，它包括一电流源Iss以及第一至第八MOS管M1至M8，其中，第一MOS管M1，第二MOS管M2，第五MOS管M5，第六MOS管M6均为NMOS管。第三MOS管M3，第四MOS管M4，第七MOS管M7，第八MOS管M8均为PMOS管。

第一MOS管M1的源极和第二MOS管M2的源极与电流源Iss的输入端连接，电流源Iss的输出端接地；

第一MOS管M1的栅极和第二MOS管M2的栅极分别接收第一输入电压Vin1和第二输入电压Vin2，它们的漏极分别与第三MOS管M3的源极以及第四MOS管M4的源极连接；

第三MOS管M3的漏极、第四MOS管M4的栅极以及第六MOS管M6的栅极分别与第五MOS管M5的漏极连接，第四MOS管M4的漏极、第三MOS管M3的栅极以及第五MOS管M5的栅极分别与第六MOS管M6的漏极连接，第五MOS管M5的源极和第六MOS管M6的源极相连接地；

第七MOS管M7的漏极与第三MOS管M3的源极连接，并输出第一输出电压Vout1，第八MOS管M8的漏极与第四MOS管M4的源极连接，并输出第二输出电压Vout2，且第七MOS管M7的源极与第八MOS管M8的源极相连至外部电源VDD，它们的栅极相连接地。