[发明专利]用于流水线结构模数转换器的余量增益电路

说明书

技术领域

本发明属于集成电路技术领域，具体涉及一种用于流水线结构模数转换器的余量增益电路。

背景技术

流水线结构模数转换器由于其在转换速率，转换精度以及功耗方面的优秀表现，被广泛应用于数字基站，雷达等领域。相比于其他结构的模数转换器，流水线结构模数转换器的一大特别之处就是它允许比较器有一定程度的失调，而不会影响最后输出结果的正确性。在最为传统的1.5bit/级的余量增益电路结构（如图1所示）中，比较器1、2失调电压在                                               之内都是被允许的，如图2所示。这种特性大大降低了比较器的设计难度，也为其他非理想因素提供了相当的容忍度。

随着技术的不断发展，人们对高转换速度、高分辨率的模数转换器的需求也越迫切。随着分辨率的不断提升，流水线的级数也在不断增多，整体功耗不断增加。而采样速率的增加就要求模数转换器在更短的时间内分辨到指定的精度要求，这就对运算放大器提出更高的要求，同样会增加功耗。为了达到低功耗的目的，在14位以上的流水线结构模数转换器中，设计人员通常会采用一些设计技巧来降低功耗。典型的有运放共享，无采样保持等等。运放共享技术会引入更复杂的时钟时序和所谓的记忆效应。无采样保持的结构会遇到孔径误差的问题，减小比较器的校正范围。除此之外，最常用的方法是采用多比特每级的余量增益电路。采用多比特每级的余量增益电路的优点是，由于每级输出更多有效位数，所以总体级数变少，所需要的运放数目也随之相应减少，功耗也会降低。此外，采用多比特每级的余量增益电路结构还能有效降低电路的热噪声，提高模数转换器的信噪比。但是多比特每级的余量增益电路带来的最直接的问题就是比较器的失调校正范围减小。以Vref=1V为例，1.5bit/级的余量增益电路允许的比较器失调为250mV。2.5bit/级的余量增益电路允许的比较器失调为125mV，而3.5bit/级的余量增益电路允许的比较器失调更是减小为62.5mV，这就对设计人员提出了很高的要求，在有些要求严苛的设计中甚至是难以达到的。而比较器的失调电压一旦控制不好，超过了可校正的范围，模数转换器的输出码将发生错误，严重影响模数转换器的功能实现。

发明内容

本发明的目的在于提供一种能有效增大比较器失调电压校正范围的余量增益电路新结构，以供流水线结构模数转换器之用。

本发明提供一种能有效增大比较器失调电压校正范围的余量增益电路新结构，通过增加一些比较器的数量，可以有效提高比较器失调电压的校正范围，降低设计难度和提高电路的可靠性。

所述余量增益电路具有至少一个运算放大器，四个比较器，一个加法器，一个编码器，三个采样开关，三个参考电平开关，三个采样电容和一个反馈电容；其中输入信号经过三个采样开关连接到采样电容上，运算放大器、采样电容和反馈电容构成反馈回路对信号进行乘法以及减法操作，输入信号同时还接到比较器输入端，比较器将比较结果输出给加法器，加法器将比较器的结果相加后输出给编码器，编码器根据加法器的结果给出对应的编码，控制参考电平开关接入相应的电平。 

在所述余量增益电路中，四个比较器阈值分别位于-1/2Vref，-1/6Vref，1/6Vref，1/2Vref，Vref为模数转换器的参考电平。

在所述余量增益电路中，对于某一个输入，在比较器触发时钟沿来到的时候比较器给出比较结果，在正常情况下，这个结果是一个温度计码。

在所述余量增益电路中，比较器将结果输出到加法器当中，加法器的结果指示输入信号处于什么区间范围内。 

在所述余量增益电路中，加法器将结果输出到编码器当中，编码器对输入进行编码，输出四位编码（D(1),D(2),D(3) =-1,0,1），控制采样电容Cs1，Cs2，Cs3在时钟CK2时刻接到相应的电平上。 

在所述余量增益电路中，后级的余量增益电路带有误差校正功能，以还原出正确的数字输出。

在所述余量增益电路中，比较器的阈值电压允许有最大为1/3Vref幅度的偏差，在此偏差范围内的比较器失调电压都可以被后级电路校正回来，不影响输出的正确性。