[发明专利]多处理器计算机系统及操作方法

说明书

技术领域

本发明涉及计算机系统，特别地涉及由按堆(stack)布置的一组芯片形成的多处理器计算机系统，其易于在提供高性能速度时获得增加的每瓦特功耗性能。

背景技术

当前多处理器计算系统使用多种方法来获得高性能而使用中等量的电力。在本领域内通常进行电路和器件选择，使得高性能器件被使用于最长的逻辑路径上。时钟选通(clock gating)已经被广泛用于限制由利用率低的逻辑消耗的交流电力。电力选通(power gating)已经被用于切断到暂时未使用的部件的所有电力。

电压缩放(voltage scaling)也已经被广泛用于为单微处理器芯片提供多种电力性能操作点。现有技术系统已经使用微处理器内核的电压缩放，以通过减小电源电压来减小处理器低利用率时段期间的交流电力。

发明内容

利用本发明人的方案，可以提供较宽范围的电压缩放，提供在给定的固定电和热限制的情况下在最小面积中的尽可能多的计算电力。通过提供使用微处理器芯片的堆的计算系统，其中微处理器芯片的堆被设计成在多处理器系统中一起工作，克服了现有技术的缺点并提供了附加的优点。本发明能够在给定的电力水平下且在给定的系统封装的物理占据面积(footprint)内增加计算服务器的最大吞吐量。堆内的芯片通过专门的缓存一致互连(cache coherent interconnection)来互连。堆内的所有芯片使用相同的逻辑芯片设计，即使它们可以通过设置芯片上的专门锁存器而被容易地个性化。堆中采用的各个微处理器芯片中的一个或更多个被在对于高性能优化的硅工艺中实施，而其它芯片被在对于功耗(即，对于每瓦特电功耗的最佳性能)优化的硅工艺中实施。

本发明被设计成与已经被优化成使电力性能最大化的任何适当的管理程序(hypervisor)或操作系统调度算法一起工作。这些电力性能优化将导致在高性能内核与电力性能内核之间移动处理的执行的需求。

本发明使用数据缓存结构，该数据缓存结构能够最小化在堆中的高性能芯片中的微处理器内核与其它芯片中的电力性能内核之间移动工作负荷的调度的负面性能影响。新的数据缓存在芯片堆中的所有内核之间共享，并可以与系统中的所有其它缓存保持一致。芯片堆的物理结构允许在堆中的芯片之间非常宽的数据总线。本发明的当前实施例使用宽数据总线，以在发现数据处于较不优化的位置时迅速将其移动到优化物理数据缓存阵列。这种设计提供了芯片堆内的优化数据放置。

技术效果

作为所概述的发明的结果，在技术上我们已经获得了一种方案，该方案也是对既有计算服务器设计的改进。它允许单个微处理器芯片设计被复制和按组使用，以获得增加的每瓦特功耗性能。

附图说明

当本说明书完结时，被认为是本发明的主题在权利要求中特别指出并清楚地声明。本发明前述以及其它目的、特征和优点从以下联系附图的详细说明中能够明白。在附图中：

图1例示了使用微处理器的堆的本发明的计算系统，示意性地示出多处理器的微处理器堆如何可以连接在一起以提供大的计算服务器。

图2更详细地例示了本发明的微处理器堆，其中它的多处理器芯片封装在一起。

图3示出了本发明的微处理器芯片的详细视图。

图4示出了与堆中的其它芯片相比高性能命令芯片的缓存未命中的处理如何不同的示意性流程图。

图5例示了高性能命令芯片的数据掷出(data castout)。

具体实施方式

具体实施方式参照附图以实例的方式解释了本发明的优选实施例以及优点和特征。