[发明专利]电路模型提取方法

说明书

技术领域

本发明涉及一种电路模型提取方法，尤其涉及一种用于代表一应用电路的接口引脚的输出驱动能力及该应用电路的接口引脚的输入电容的电路模型提取方法。

背景技术

一般而言，欲产生电路设计硬区块(Hard Block)的自由模型(Liberty Model)，需表明(specify)以下两种设计信息：一、接口引脚电容值(Interface Pin Capacitance)；二、该接口引脚等效驱动能力。

现有方法的处理可分为以下二类：

(一)人工查考(Trace)每个引脚所连接到的元件，计算其等效电容以及查考输出引脚的等效驱动能力。需耗费大量时间及人力，并且发生错误的机率很高，例如：遗漏、计算错误、填写错误...等状况皆可能发生。

(二)通过模拟：接口引脚电容可由直流模拟结果得到每个引脚在单一偏压状态下的引脚电容，但难以保证是最差状况(worstcase)的引脚电容。而输出引脚等效驱动能力则需执行瞬时模拟(Transient Simulation)，在输出引脚上承载固定的负载，记录输出引脚的瞬时时间(Transition Time)，再将标准元件库(Standard CellLibrary)内的所有缓冲器承载相同的负载后，执行瞬时仿真，找到输出瞬时时间(Output Transition Time)与输出引脚的瞬时时间最接近者，即表示该输出引脚驱动器与此缓冲器近似。先前技术中接口引脚均由上述方式得到近似的驱动能力，随着芯片设计复杂度与日俱增，模拟可能需要数小时甚至更久才能得到结果，并且为了得到想要的模拟结果，需要设计一组、甚至多组输入测试样本(Inputpattern)，也因此消耗许多时间在准备模拟环境上。

为此，本申请的发明人研究出一种针对输出入引脚的电路模型的提取方法，其可改善已知技术中的问题。

发明内容

本发明众多的目的之一在于简化取得应用电路引脚的等效电容值及其驱动能力的流程，其是以静态(static)的方式，不需模拟，从而大幅降低人工查考可能造成错误的机会及人力的消耗，其中该应用电路可为一集成电路。

根据本发明的一实施例，其披露了一种电路模型提取方法，用于代表一应用电路的输出驱动能力。其步骤包括：接收一网络连线表(netlist)，该网络连线表用来描述该应用电路的电路结构，该应用电路包含多个晶体管；在该网络连线表中，选择该应用电路的一接口引脚；在该网络连线表中，选择该应用电路的一偏压引脚(biaspin)；在该网络连线表中，选取该接口引脚与该偏压引脚间的至少一路径；以及根据该至少一路径上的所有第一晶体管的宽长比(width/length ratio)，得到一加总等效宽长比。

为使贵审查员对于本发明的结构目的和功效有更进一步的了解与认同，兹配合图示范例详细说明如下。

附图说明

图1是本发明的一优选实施例的示意图；

图2是本发明的另一优选实施例的示意图；

图3A是进一步说明图1实施例的示意图；

图3B是进一步说明图3A的等效电路的示意图；

图4是本发明的另一优选实施例的示意图；以及

图5是进一步说明图4实施例的示意图。

【主要元件符号说明】

s101～s105  步骤

s201～s204  步骤

301a，301b  输出引脚

302a，302b  偏压引脚

303a，303b  接地引脚

304a～305a，304b  P型晶体管

306a～308a，306b  N型晶体管

s401～s404  步骤

501  输入引脚

502  负载电容

503  P型晶体管

504  N型晶体管

具体实施方式

图1是本发明的一优选实施例的示意图，涉及一种电路模型提取方法，用于代表一应用电路的输出驱动能力，其包含以下步骤：

s101：接收一网络连线表(netlist)，该网络连线表用来描述该应用电路的电路结构，该应用电路包含多个晶体管；

s102：在该网络连线表中，选择该应用电路的一接口引脚；

s103：在该网络连线表中，选择该应用电路的一偏压引脚(biaspin)；

s104：在该网络连线表中，选取该接口引脚与该偏压引脚间的至少一路径；以及