[发明专利]14bit位宽图像压缩硬件编码器

说明书

技术领域

本发明涉及一种14bit高位宽图像压缩硬件编码器，是一种基于小波变换图像压缩技术及面向VLSI硬件实现的14bit高位宽图像压缩硬件编码器，用于实现8～14bit高位宽视频图像序列的实时连续压缩。

背景技术

图像信息具有信息量大，数据量大的特点。据分析，在人类接收到的信息当中，20％是通过声音接收的，而通过眼睛接收到的信息超过了80％。自古就有“百闻不如一见”的说法，形象地说明了图像信息交流的重要性和迫切性。然而，数字图像数据随着尺寸的增大，数据量以几何速度增长。如果不能解决巨大的数据量和有限的记录空间和传输带宽之间的矛盾，那么像如今这样普及的数字图像应用是很困难的。

因此，数字图像压缩技术在最近几十年一直是一个研究热点，出现了许多优秀的算法，其中许多算法还成为商业标准。图像压缩存储/传输系统的核心部分就是图像压缩编码器，它关系着图像质量和整个系统的性能。衡量图像压缩编码器的性能主要有两项指标：图像压缩性能和压缩速度，图像压缩性能越高，表明压缩算法越高效，在相同压缩比下能达到更高的图像质量，而压缩速度表示编码器每秒能压缩多少图像。由于目前的图像压缩算法普遍具有较高的计算复杂度，而采用常用的通用处理器或可编程DSP难以实现实时的图像压缩编码。所以，采用硬件如FPGA或ASIC来加速图像压缩以实现实时图像压缩，现在市面上的专用图像压缩芯片支持的图像最高位宽仅为12bit/pixel，能够满足普通摄像机图像压缩应用的需求。然而，对于在许多领域都有重要应用的高位宽相机(比如14bit/pixel和14bit/pixel的红外相机)来说，就迫切需要一种兼容高位宽图像压缩的图像编码解决方案。

发明内容

本发明要解决的技术问题：传统通用处理器和可编程DSP难以实现高速图像实时压缩，另外市面上的商业ASIC图像压缩芯片支持的最高图像位宽仅为12bit/pixel。本发明目的是提供一种14bit位宽图像压缩硬件编码器，作为IP核实现于FPGA或ASIC中时，可以为高速高位宽相机图像(最高14bit/pixel)提供高性能的图像压缩解决方案。

为达成所述目的，本发明提供的14bit位宽图像压缩硬件编码器包括：A、B、C和D数据通路选通器，图像缓存器、图像缓存组、小波变换组和数据编码组，所述图像缓存组包括A、B、C和D数据缓存；图像缓存组、小波变换组和数据编码组是并行工作；

根据整幅图像压缩算法在计算时需要缓存整幅图像的所有中间数据，设计逐帧图像压缩结构，采用双乒乓的思路将图像压缩算法合理分开、并结合片外图像缓存组的A、B、C和D数据缓存，实现连续帧的整幅图像一次压缩，其中：

图像缓存组、小波变换组和数据编码组之间以A、B、C和D数据缓存进行乒乓操作来交换数据；

A、B、C和D数据通路选通器的输入输出端分别连接A、B、C和D数据缓存的输入输出端，将A、B、C和D数据缓存做小波变换组、图像缓存器和数据编码组的数据交换共享存储器，由A、B、C和D数据通路选通器管理分别A、B、C和D数据缓存，同一时刻仅有图像缓存器、小波变换组和数据编码组其中的一个访问每个数据缓存；

A数据通路选通器连接图像缓存器和小波变换器组，奇数帧时，图像缓存器访问数据缓存A；偶数帧时，小波变换器组访问数据缓存A；

B数据通路选通器连接图像缓存器和小波变换器组，偶数帧时，图像缓存器访问数据缓存B；奇数帧时，小波变换器组访问数据缓存B；

C数据通路选通器连接小波变换器组和数据编码组，奇数帧时，小波变换器组访问数据缓存C；偶数帧时，数据编码组访问数据缓存C；

D数据通路选通器连接小波变换器组和数据编码组，偶数帧时，小波变换器组访问数据缓存D；奇数帧时，数据编码组访问数据缓存D。

所述小波变换组：包括第一级小波驱动器、第二级小波驱动器、第三级小波驱动器、二维预测器、二维小波变换引擎、数据转移器，其中的第一级小波驱动器、第二级小波驱动器、第三级小波驱动器读取图像数据并共享二维小波变换引擎，对读取图像数据进行三级小波变换得到图像的三级小波变换系数，二维预测器对三级小波变换后的LL3子带进行二维的预测；数据转移器在各级小波变换变换时进行子带数据的转移。

所述的第一级小波驱动器、第二级小波驱动器、第三级小波驱动器用以连续复用二维小波变换引擎，用于实现图像的三级小波变换，图像三级小波变换后产生10个子带的系数。

所述的二维小波变换引擎是用于实现图像二维5/3小波变换的二维小波变换引擎，可以兼容有损及无损压缩。