[发明专利]一种3G基站基带与射频单元间接口协议的测试方法无效

专利信息
申请号: 201010246019.6 申请日: 2010-08-03
公开(公告)号: CN102026223A 公开(公告)日: 2011-04-20
发明(设计)人: 金鑫;程莉;金平 申请(专利权)人: 武汉易思达科技有限公司
主分类号: H04W24/00 分类号: H04W24/00;H04B17/00
代理公司: 武汉开元知识产权代理有限公司 42104 代理人: 刘志菊
地址: 430079 湖北省武汉市*** 国省代码: 湖北;42
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摘要:
搜索关键词: 一种 3g 基站 基带 射频 单元 间接 协议 测试 方法
【说明书】:

技术领域

发明涉及无线通信技术领域,特别是涉及一种3G基站基带与射频单元间接口协议的测试方法。

背景技术

目前,第三代移动通信(3rd Generation,3G)中分布式基站系统架构的应用带来了Ir接口(基站基带与射频单元间接口)的开放,其主要优点是基站基带单元(BBU)与射频单元(RRU)能够灵活组网,不同厂家设备可以相互混合使用,产品性价比在多个厂家的竞争中不断提高;但Ir接口的开放也有不利的一面,这是因为Ir接口标准协议本身存在二异性,同时各BBU和RRU厂家对Ir接口标准协议的理解也存在偏差,很难实现互联互通。目前比较常用的Ir接口标准协议测试方法主要是采用逻辑分析仪、示波器等通用仪器对电路中的某几个点进行调测,无法多角度多层次分析定位问题,效率低,且不利于工程现场操作使用。

发明内容

本发明解决的技术问题是提供一种3G基站基带与射频单元间接口协议的测试方法,以解决目前利用传统通用仪器对Ir接口标准协议测试存在的不利于问题定位、效率低、操作不方便等问题。该方法包括以下步骤:

(1)对上电后系统中各芯片进行初始化配置;

(2)从上下行光纤链路中恢复出时钟和数据;

(3)根据Ir接口标准协议帧结构提取有效IQ数据(用户数据)和CM数据(控制管理数据);

(4)当满足Ir接口标准协议分析条件时,开始连续采集、保存、上传数据,并识别出上传数据类型;

(5)根据Ir接口标准协议测试集实时分析上传数据;

(6)将分析结果按照用户设置的方式实时显示。

具体地,步骤(1)中,所述初始化配置包括对光接口器件、时钟器件、FPGA(现场可编程门阵列)器件、CPU(中央处理单元)器件的初始工作状态进行配置。

优选地,步骤(2)中的具体实现过程为:

上下行光纤首先通过两个独立的激光器进行光电转换后得到两路高速串行信号,这两路高速的串行信号含有丰富的时钟信息和按照Ir接口标准协议传输的数据,利用一个双通道SERDES(串/并转换器件,同时带时钟恢复功能)器件从两路高速串行信号中分别自动恢复出时钟和数据。

优选地,所述双通道SERDES可以是一个独立的器件,也可以是FPGA内部的一个功能单元,所述恢复时钟和数据的具体实现过程为:

优选地,所述自动恢复包括光纤线路速率自动适配和根据适配后的状态指示提取出光纤线路时钟,输出时钟A、时钟B,和一个高性能的时钟C,其中时钟C作为FPGA、外部RAM(存储器)的工作时钟,以使系统工作更加稳定可靠。

首先从两路高速串行信号中分别自动恢复出时钟A和时钟B,假定所述时钟A对应上行光纤,所述时钟B对应下行光纤;

利用时钟A将上行光纤链路的高速串行信号进行串/并转换和8B/10B译码,得到一个宽度为8比特的并行数据D1和一个宽度为1比特的K码标志信号K1;

利用时钟B将下行光纤链路的高速串行信号进行串/并转换和8B/10B译码,得到一个宽度为8比特的并行数据D2和一个宽度为1比特的K码标志信号K2。

优选地,步骤(3)中的具体实现过程为:

根据步骤(2)发送来的K码标志信号K1和K2,分别提取出上行链路和下行链路的帧同步信号,上行链路对应所述上行光纤,下行链路对应所述下行光纤;

根据帧同步信号,按照Ir接口协议规定的有效IQ数据和CM数据的摆放位置,依次从8比特宽度的并行数据中提取出有效IQ数据和CM数据。当光纤信号中没有传输有效IQ数据或CM数据时,将输出信号设置为0。

优选地,步骤(4)中所述满足Ir接口标准协议分析条件包括下述任一项或多项:

在系统启动完成后进入帧同步状态时触发连续采集、保存、上传数据;

当收到上层发送的Ir接口标准协议分析命令时触发连续采集、保存、上传数据;

当检测到某个关键字时触发连续采集、保存、上传数据。

优选地,步骤(4)中所述开始连续采集、保存、上传数据,并识别出上传数据类型的具体过程为:

CPU根据上层配置的命令标识出上传数据类型,上传数据类型包括:上传有效IQ数据和上传CM数据。

优选地,如果所述上传数据类型为上传有效IQ数据,则连续采集多帧有效IQ数据(具体以外部存储器容量而定),保存完成后再通过与CPU的数据总线将所述的有效IQ数据分时发送给CPU,由CPU再转存到计算机系统的存储空间,转存完成后,CPU通知计算机系统上传数据完成。

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