[发明专利]固态成像装置和相机系统

说明书

技术领域

本发明涉及由CMOS图像传感器代表的固态成像装置和相机系统。

背景技术

为了制造CMOS图像传感器，可以使用与一般CMOS集成电路相同的制造过程。可以由单个电源驱动CMOS图像传感器。在CMOS图像传感器中，可以在相同芯片中混合通过使用CMOS过程制造的模拟电路和逻辑电路。

因此，CMOS图像传感器具有多个显著的优点，比如可以减少外围IC的数目的优点。

作为CCD的输出电路的输出，主要使用由具有浮动扩散层(FD)的FD放大器输出的一个通道(ch)。

另一方面，CMOS图像传感器具有用于每一像素的FD放大器。作为CMOS图像传感器的输出，主要使用用于在像素阵列中选择某一个行并同时在列方向读出行中的像素的列并行(column-parallel)输出。

这是因为以在像素中布置的FD放大器难以获得足够的驱动能力，且因此必须减少数据速率且并行处理是有益的。

提出各种电路作为列并行输出CMOS图像传感器的图像信号读出(输出)电路。

该电路的最先进的形式之一是包括用于每一列的模拟数字转换器(在下文中缩写为ADC)并提取像素信号作为数字信号的类型的电路。

以这种列并行ADC安装的CMOS图像传感器被公开在，例如，W.Yang等，“An Integrated 800(600CMOS Image System，”ISSCC Digest ofTechnicalPapers，pp.304-305，1999年2月和JP-A-2005-278135中。

图1是安装有列并行ADC的固态成像装置(CMOS图像传感器)的配置示例的框图。

如图1所示，固态成像装置1包括像素单元2、垂直扫描电路3、水平转移扫描电路4和包括ADC组的列处理电路组5。

固态成像装置1进一步包括数模转换器(在下文中缩写为DAC)6和放大器电路(S/A)7。

在像素单元2中，以矩阵形状布置包括光电二极管(光电转换元件)和像素内放大器的单元像素21。

在列处理电路组5中，在多个列中排列列处理电路51以在各个列中形成ADC。

列处理电路(ADC)51包括比较器51-1，其比较作为由步进地改变由DAC 6产生的基准信号获得的斜坡波形(ramp waveform)(RAMP)的基准信号RAMP(Vslop)和对于各个行线(row line)通过垂直信号线从像素获得的模拟信号。

列处理电路51进一步包括计数器锁存器(存储器)51-2，其对比较器51-1的比较时间计数，并存储计数的结果。

列处理电路51具有n-位数字信号转换功能且被布置在各个垂直信号线(列线)8-1到8-n中。因此，形成列并行ADC块。

存储器51-2的输出连接到具有例如k位宽度的水平转移线9。布置与水平转移线9对应的k个放大器电路7。

图2是图1所示的电路的定时图。

在列处理电路(ADC)51中，由在各个列中布置的比较器5-1将读出到垂直信号线8的模拟信号(电位Vsl)与步进地改变的基准信号RAMP(Vslop)比较。

由计数器锁存器51-2执行计数，直到模拟电位Vsl和基准信号RAMP(Vslop)的电平交叉且比较器51-1的输出反转。垂直信号线8的电位(模拟信号)Vsl被转换为数字信号(AD-转换)。

在一个读出中执行AD转换两次。

在第一AD转换中，将单元像素21的复位电平(P相位(phase))读出到垂直信号线8(8-1到8-n)并执行AD转换。

复位电平P相位包括每一像素中的波动。

在第二AD转换中，将由单元像素21的光电转换的信号读出到垂直信号线8(8-1到8-n)(D相位)并执行AD转换。

D相位也包括每一像素中的波动。因此，可以通过执行(D相位电平-P相位电平)来实现相关二重抽样(CDS)。

被转换为数字信号的信号被记录在计数器锁存器51-2中，由水平(列)转移扫描电路4经由水平转移线9依次读出到放大器电路7，并最终输出。

以这种方式，执行列并行输出处理。

在P相位期间的计数器锁存器51-2的计算处理被称为初级采样。在D相位期间的计数器锁存器51-2的计算处理被称为次级采样。

发明内容

即使忽视光电二极管(PD)的特征和暗电流(dark current)的影响，也执行CDS以除去在读出到垂直信号线8的信号电位Vsl中出现的读出放大器晶体管的阈值上的波动。