[发明专利]面向嵌入式系统的多级流水数字信号处理器体系结构

说明书

技术领域

本发明涉及一种面向嵌入式系统的多级流水数字信号处理器体系结构，具体地说是一种指令执行效率高，硬件开销小，系统功耗低，适合于嵌入式系统领域开发和应用的多级流水数字信号处理器体系结构。

背景技术

数字信号处理器(Digital Signal Processor，DSP)是一种独特的微处理器，是以数字信号来处理大量信息的器件。它往往具有可编程性，而且其实时运行速度远远超过通用微处理器，是数字化电子世界中日益重要的芯片。其最主要的特色即在于其强大的数据处理能力和高运行速度，因而主要被用于涉及到大量数字信号处理的领域。

自20世纪60年代以来，随着计算机和信息技术的飞速发展，DSP也得到迅速发展，目前已经被极为广泛地应用于各种数字信号处理场合，如通信、多媒体等领域中，DSP早就成为不可或缺的重要组成之一。

如上文所述，DSP最重要的特点即对大量数据的高速处理能力，而随着半导体技术中特征尺寸的不断缩小，连线延迟等一系列问题对芯片性能的影响也不断加大。在这种情况下为了缩短关键路径，提高系统性能，流水技术应运而生，并被广泛应用于各种处理器设计当中。同时，DSP主要被应用于各种嵌入式场合，而嵌入式设备最主要的特点是低功耗，低硬件复杂度，因此在DSP设计中必须在性能与功耗、硬件开销之间做出权衡。

发明内容

本发明的目的是提供一种面向嵌入式系统的多级流水数字信号处理器体系结构，其采用多级流水技术，将每条指令执行过程分别划分到多个流水阶段上进行，有效提高指令执行效率，改善处理器性能。同时，在满足系统性能需求的前提下，兼顾考虑功耗及硬件复杂度问题，采用硬件复用技术，在不损失性能的条件下尽可能降低系统功耗，减少硬件开销。

为了实现上述的技术目的，本发明的技术方案是：一种面向嵌入式系统的多级流水数字信号处理器体系结构，其包括：算术逻辑单元、寄存器文件单元、乘累加单元、程序计数器控制单元、指令译码器、地址发生器及相应的数据存储器和程序存储器，寄存器文件单元的信号分别流向算术逻辑单元、乘累加单元、地址发生器和数据存储器，算术逻辑单元、乘累加单元、地址发生器和数据存储器的信号流向寄存器文件单元；地址发生器的信号流向数据存储器；程序计数器控制单元的信号流向程序存储器，程序存储器的信号流向指令译码器，指令译码器的信号发送其他模块。

所述算术逻辑单元用于处理所有单字长运算指令以及所有单字长逻辑和移位指令，所有这些指令都可以在单周期内完成执行，即下一条指令可以立刻使用其运算结果。这样可以在一定程度上解决由于流水技术而导致的数据冒险问题。

所述寄存器文件单元是一组32个通用寄存器模块，其位宽均为16位；其包含两个输入端口和两个输出端口，输出端口主要用于为其他模块提供操作数，而输入端口主要用于写入指令的执行结果。

所述乘法累加单元包含一个17＊17的二进制补码乘法器和一个40位加法器，并内含四个累加存储单元，其支持的运算包括：滤波、自相关、转换以及其他自定义的双字长运算指令。

所述程序计数器控制单元负责程序流程控制，主要处理硬件循环、跳转及子程序调用等事务，其输出结果是程序计数结果，该结果对应于下一条程序存储器中读取指令的地址，而结果的生成则是由其内部的有限状态机控制的。

所述指令译码器负责解析从程序存储器读取的指令，并根据其结果来为其他模块提供控制信号；其分为两个部分：一是负责解码过程，另一个部分负责在流水线中的指定周期将控制信号发送到各相应模块。

所述地址发生器主要用于计算数据存储器的地址，其支持八种不同的寻址模式。

所述处理器体系采用多级流水技术，将指令执行周期划分为流水线上的多个阶段；对于通常操作而言，其流水阶段依次为：取指、译指、取操作数、执行1、执行2或等待，结果写回寄存器文件；对于存储访问指令而言，其流水阶段依次为：取指、译指、取操作数同时生成地址、存储访问、等待，结果写回寄存器文件。

本发明针对嵌入式系统需求，考虑到数字信号处理器在嵌入式系统中低功耗，高速度的特点，提出了一种面向嵌入式系统的多级流水数字信号处理器体系结构，其有益效果是：有效提高指令执行效率，改善处理器性能。同时，在满足系统性能需求的前提下，尽可能降低整体功耗，减少硬件开销。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1是本处理器整体架构示意图；

图2是无线局域网基带处理系统整体架构示意图。

具体实施方式