[发明专利]稳压器

说明书

技术领域

本发明涉及在输出端子连接了负载电容的稳压器。

背景技术

对传统的稳压器进行说明。图6是表示传统稳压器的电路图。

在稳压器中为了提高调节动作的稳定性及过渡响应特性而一般 在输出部连接电容器，在本例中也有连接负载电容95。电源单元91 输出电源电压VDD。稳压器92基于电源电压VDD，输出一定的电压 即输出电压Vout。电压检测电路93基于电源电压VDD，对NMOS 晶体管94进行导通/截止控制。

若电源单元91关闭(shut-down)，则电源电压VDD降低，输出 电压Vout也降低。若电源电压VDD低于规定电压，则电压检测电路 93控制NMOS晶体管94，以使NMOS晶体管94导通，从而NMOS 晶体管94导通。这样，稳压器92的输出端子与接地端子连接，因此 负载电容95强制放电，输出电压Vout也通过NMOS晶体管94降低。 这时，负载电容95的放电速度是存在NMOS晶体管94时快于不存在 NMOS晶体管94的情况(例如，参照专利文献1：日本特开2000- 152497号公报)。

例如，若负载急剧成为轻负载，且输出电压Vout过冲(overshoot)， 则输出电压Vout稳定到一定的电压为止的时间变长，稳压器的响应 特性变差。因而，为缩短这时间使响应特性优良而寻求传统功能以外 还寻求过冲应付功能。

发明内容

本发明鉴于上述课题构思而成，提供能够使过冲时的响应特性优 良且在关闭时能够使负载电容迅速放电的稳压器。

具备：第一晶体管，用于检测输出端子的过冲；第二晶体管，该 第二晶体管的栅极和漏极连接到所述第一晶体管的漏极；第三晶体 管，该第三晶体管的栅极连接到所述第二晶体管的栅极；以及第四晶 体管，该第四晶体管的漏极连接到所述第三晶体管的漏极，而栅极连 接到基准电压端子，且阈值低于所述第一晶体管。

(发明效果)

在本发明中，若稳压器的输出电压高于检测电压，则控制晶体管 导通，从而使负载电容放电。因而，稳压器的输出电压急剧降低，所 以缩短了稳压器的输出电压自高于检测电压后稳定到一定的电压为 止的时间，使稳压器的响应特性优良。因此，即使负载急剧成为轻负 载且输出电压过冲而输出电压高于检测电压，稳压器的响应特性也变 得优良。

此外，关闭时通过被输入从外部输入的外部信号，控制晶体管也 导通，使负载电容放电。因而，能够在过冲时使负载电容迅速放电， 并且能够使稳压器的输出电压快速成为接地电压。

附图说明

图1是表示本发明的稳压器的电路图。

图2是表示第一实施方式的稳压器的电路图。

图3是表示第二实施方式的稳压器的电路图。

图4是表示第三实施方式的稳压器的电路图。

图5是表示第四实施方式的稳压器的电路图。

图6是表示传统稳压器的电路图。

具体实施方式

图1是表示本发明的稳压器的电路图。

稳压器具备输出晶体管11、分压电路12、放大器13、电压检测 电路14、“或(OR)”电路15、控制晶体管16及导通/截止电路17。 此外，在稳压器的输出端子上连接有负载电容21。

输出晶体管11的栅极与放大器13的输出端子连接，而源极与电 源端子连接，且漏极经由分压电路12连接到接地端子。放大器13的 非反相输入端子与分压电路12的输出端子连接，而反相输入端子与 基准电压输入端子连接。

电压检测电路14的输入端子与稳压器的输出端子连接且输出端 子与“或”电路15的第一输入端子连接。导通/截止电路17的输入端 子与稳压器的导通/截止控制端子V2连接，且输出端子与“或”电路 15的第二输入端子连接。控制晶体管16的栅极与“或”电路15的输 出端子连接，源极与接地端子连接，漏极与稳压器的输出端子连接。 此外，负载电容21设置在稳压器的输出端子与接地端子之间。

输出晶体管11基于放大器13的输出电压及电源电压VDD，将输 出电压Vout输出。分压电路12对输出电压Vout进行分压，输出分 压电压Vfb。放大器13比较分压电压Vfb和基准电压Vref，控制输出 晶体管11，以使输出电压Vout成为一定的电压。