[发明专利]用于高效FFT和FIR硬件加速器的计算模块

说明书

技术领域

本发明涉及一种用于计算FFT和FIR值的加速器。

背景技术

在许多工程应用的信号处理中需要对快速傅里叶变换(FFT)和有限冲激响应(FIR)算法求解。在工程文献中对FFT和FIR的应用都进行了丰富的描述。

FFT是一种计算离散傅里叶变换(DFT)及其逆运算的算法。

FIR滤波器是一类数字滤波器，其冲激响应在充分长时间之后逐渐趋向于零。

在计算FFT和FIR值时提高效率是信号处理系统的设计者坚持不懈的当前目标。

发明内容

描述了用于生成FFT和FIR值的高效硬件加速器的计算模块。硬件加速器具有用于接收数值的输入端和用于选择操作模式(例如FFT模式或者FIR模式)的模式选择器输入端。计算模块由主逻辑运算单元和第二逻辑运算单元构成。主逻辑运算单元处于FIR操作模式时输出FIR值；处于FFT操作模式时输出第一FFT值。主逻辑运算单元给第二逻辑运算单元提供中间值，第二逻辑运算单元输出另外的FFT值而不考虑操作模式。在一些实施例中，可以增加寄存器来提供流水线支持。硬件加速器可以支持多种数值表示系统。

一个方面，硬件加速器包括多个数值输入端，主逻辑运算单元和第二逻辑运算单元。多个数值输入端用于接收数值。主逻辑运算单元被配置为输出中间值和第一结果，第一结果是通过收到第一模式信号时对数值求第一代数表达式的值和收到第二模式信号时求第二代数表达式的值来确定的。第二逻辑运算单元被配置为输出第二结果，第二结果是通过对中间值求第三代数表达式的值来确定的。

在硬件加速器的一些实施例中，主逻辑运算单元包括多个复用器，每个复用器被配置为当收到第一模式信号时选择第一输入端以及当收到第二模式信号时选择第二输入端。在一些实施例中，主逻辑运算单元还包括四个乘法器和三个加法器。

在一些实施例中，数值包括n-1个系数值C₀，C₁，…，C_n-1和n-1个数据值X₀，X₁，…，X_n-1，其中n是正整数。当收到第一模式信号时，乘法器、加法器和数值输入端被多个复用器连接来求第一代数表达式的值，第一代数表达式是C₀X₀+C₁X₁+C₂X₂+…+C_n-1X_n-1。

在一些实施例中，当收到第二模式信号时，乘法器、加法器和数值输入端被多个复用器连接来求第二代数表达式的值，第二代数表达式是X₀+C₀X₂+C₁X₃。在一些实施例中，中间值包括第一中间值I₁，此处I₁＝X₁，和第二中间值I₂，此处I₂＝C₂X₂+C₃X₃；第二逻辑运算单元包括用于求第三代数表达式值的第二加法器，第三代数表达式是I₁+I₂。

在一些实施例中，中间值包括第三中间值I₃，此处I₃＝X₀，以及第四中间值I₄，此处I₄＝C₀X₂+C₁X₃。在一些实施例中，第二逻辑运算单元还包括用于输出第三结果的第一减法器，第三结果通过对中间值求第四代数表达式的值来确定，第四代数表达式是I₃-I₄；还包括用于输出第四结果的第二减法器，第四结果通过对中间值求第五代数表达式的值来确定，第五表达式是I₁-I₂。

在硬件加速器的一些实施例中，数值被编码为浮点数。

在硬件加速器的一些实施例中，数值被编码为定点数。

在一些实施例中，硬件加速器还包括多个寄存器，这些寄存器被配置为实现流水线操作。