[发明专利]低功率异步计数器及方法

说明书

技术领域

本发明涉及用于数字锁相环路(DPLL)中的相位累加的技术。

背景技术

在现代通信电路中，数字锁相环路(DPLL)用以通过锁相到具有已知频率的参考信号来产生具有任意频率的输出信号。为测量输出信号的累加数字相位，DPLL可使用与时间-数字转换器(TDC)组合的计数器。计数器可对输出信号的循环中的累加相位的整数部分进行计数，而TDC可测量累加相位的小数部分。

在常规DPLL设计中，计数器通常实施为同步机构，其中(例如)在DPLL输出信号的每个上升沿处对多个D-Q触发器进行同步取样。因为DPLL输出信号可为高频信号，所以此同步机构可消耗相应高功率电平。

将需要提供一种新颖DPLL计数器设计，其消耗的功率比现有技术同步计数器少，同时稳健且设计起来简单。

发明内容

本发明的一方面提供一种用于产生输入信号的已历经循环的数目的数字表示的方法，所述方法包含：在所述输入信号的触发事件时取样第一D信号以产生第一Q信号及第一互补Q信号，所述第一互补Q信号耦合到所述第一D信号；在所述第一互补Q信号的触发事件时取样第二D信号以产生第二Q信号及第二互补Q信号，所述第二互补Q信号耦合到所述第二D信号；在参考信号的触发事件时取样所述第一Q信号以产生所述输入信号的已历经循环的所述数目的所述数字表示的第一位；及在所述参考信号的第一延迟版本的触发事件时取样所述第二Q信号以产生所述输入信号的已历经循环的所述数目的所述数字表示的第二位。

本发明的另一方面提供一种用于产生输入信号的已历经循环的数目的数字表示的设备，所述设备包含：第一信号取样器，其经配置以在所述输入信号的触发事件时取样第一D信号以产生第一Q信号及第一互补Q信号，所述第一互补Q信号耦合到所述第一D信号；第二信号取样器，其经配置以在所述第一互补Q信号的触发事件时取样第二D信号以产生第二Q信号及第二互补Q信号，所述第二互补Q信号耦合到所述第二D信号；第一辅助信号取样器，其经配置以在参考信号的触发事件时取样所述第一Q信号以产生所述输入信号的已历经循环的所述数目的所述数字表示的第一位；及第二辅助信号取样器，其经配置以在所述参考信号的第一延迟版本的触发事件时取样所述第二Q信号以产生所述输入信号的已历经循环的所述数目的所述数字表示的第二位。

本发明的又一方面提供一种用于产生输入信号的已历经循环的数目的数字表示的设备，所述设备包含：用于对输入信号的已历经循环的所述数目进行异步计数的计数装置；及用于以恰当延迟对所述计数装置进行取样以产生所述输入信号的已历经循环的所述数目的所述数字表示的取样装置。

本发明的再一方面提供一种用于产生输入信号的已历经循环的数目的数字表示的计算机程序产品，所述产品包含：计算机可读媒体，其包含：用于使计算机在所述输入信号的触发事件时取样第一D信号以产生第一Q信号及第一互补Q信号的代码，所述第一互补Q信号耦合到所述第一D信号；用于使计算机在所述第一互补Q信号的触发事件时取样第二D信号以产生第二Q信号及第二互补Q信号的代码，所述第二互补Q信号耦合到所述第二D信号；用于使计算机在参考信号的触发事件时取样所述第一Q信号以产生所述输入信号的已历经循环的所述数目的所述数字表示的第一位的代码；及用于使计算机在所述参考信号的第一延迟版本的触发事件时取样所述第二Q信号以产生所述输入信号的已历经循环的所述数目的所述数字表示的第二位的代码。

附图说明

图1描绘现有技术DPLL 10的实施方案。

图2说明在操作期间存在于DPLL 10中的逻辑信号的例子。

图3描绘用于图1的DPLL 10中的计数器118的现有技术计数器实施方案300的实例。

图4说明存在于图3中所示的现有技术计数器实施方案300中的逻辑信号的例子。

图5描绘根据本发明的异步计数器的示范性实施例500。

图6描绘存在于图5中所示的示范性异步计数器实施方案500中的逻辑信号的例子。

图7描绘使用信号路径延迟匹配技术实施的图5中所描绘的延迟模块502的示范性实施例700。

图8说明存在于图7中所示的示范性延迟模块700中的逻辑信号的例子。

图9描绘根据本发明的方法的示范性实施例。

具体实施方式