[发明专利]完全超耐性、非常高扫描压缩扫描测试系统及技术

说明书

技术领域

本发明关于集成电路的扫描测试，特别是关于可用于此扫描测试期间的 压缩技术及结构。

背景技术

集成电路(IC)中更大及更多的复杂逻辑设计导致需要更多的精密测试， 以确保那些IC的无故障(fault-free)性能。此测试可代表集成电路(IC) 的设计、制造以及服务成本的一重要部分。在一简单的模型中，一IC的测 试可包含对一电路的输入应用多重测试型样，以及监控其输出以侦测故障的 发生。故障涵盖率(fault coverage)指的是所述的测试型样在侦测一范围潜 在故障的每个故障的效率。因此，如果一组测试型样能够实质上地侦测每个 潜在故障，则故障涵盖率已达到近乎100％。

为了帮助达到更好的故障涵盖率以及最小化测试成本，可使用DFT〔测 试用设计(design-for-test)〕。在一DFT技术中，可使用逻辑设计中的结 果。具体而言，在IC中实施的一逻辑设计一般包含多个状态元件，例如连 续储存元件，如正反器。这些状态元件可连接至计算过长度的扫描链中，所 述的长度基于所述的设计而不同。在一具体实施例中，在一设计中的所有状 态元件是可扫描的，即，每个状态元件是在一扫描链中。在所述的扫描链中 的所述的状态元件典型地称为扫描胞元。在DFT中，每个扫描链包含一扫 描输入插脚以及一扫描输出插脚，其做为所述的测试模式期间的控制及观察 节点。

所述的扫描链经由所述的扫描胞元而通过在预定的逻辑信号中计时而 负载。因此，如果最长的扫描链包含500个扫描胞元，则使用至少500个时 钟周期以完成所述的负载程序。注意，在实际的具体实施例中，软件可补偿 不同的扫描链长度，藉此确保来自每个测试型样的输出被相应地辨识及分 析。

可使用一外部测试装置而产生所述的扫描链的所述的测试型样。产生这 样的一种装置，可通过对具有N个输入及扫描胞元的一设计应用2N个输入 型样而完成一彻底的测试。然而，由于输入数量的增加，此测试方法在商业 上是不可行的。

为了解决此问题，当提供故障涵盖率接近100％时，可使用决定性的自 动测试型样产生(ATPG)以产生一较小组的型样。具体而言，在决定性的 ATPG中，每个测试型样被设计成去测试尽可能多的故障。然而，即使具有 减少的测试型样，在决定性的ATPG型样在所述的测试应用设备中仍需要重 要的储存区域以提供给被直接输入至所述的扫描链的大量型样，以及给来自 所述的扫描链的预期输出值。此外，此测试方法因其晶片外(off-chip)的 存取时间而不具效率。

或者较常地，在目前复杂的IC中，可将结构加至允许所述的IC快速测 试本身的设计中。这些内建的自我测试(BIST)结果可包含不同的型样产 生器，最典型的为一伪随机的型样产生器(PRPG)。在PRPG所产生的型 样经由所述的测试设计的扫描链而传播后，分析所述的输出以决定是否侦测 到一故障。在2007年6月26日申请、标题为「对不确定扫描链输出具耐性 的的决定性BIST构造」的美国专利号7,237,162中描述了使用PRPG的一示 范性扫描测试系统及技术，其于此并入以做为参考。

为了在IC扫描测试期间达到高瑕疵涵盖率，特别是在光的缩小制程技 术以及新的IC材料中，可使用不同的故障模型〔例如安装性(stuck-at)、 转态延迟(transition delay)以及短路/断路模型〕。不幸的是，虽然用于时 机取决及序列取决故障模式的测试型样对于新技术日渐重要，这种测试型样 可需要多至2-5倍的测试器时间及资料。对于下一代的工具，目前测试资料 量及测试应用时间呈现持续增加至少一数量级。因此，单独扫描的扫描测试 已变成不足以做为控制测试成本的方法。即使是以现代化ATPG所产生的高 度压缩向量集也需要晶片内(on-chip)的压缩及解压缩，以减少测试成本。