[实用新型]电子设计自动化设备

说明书

技术领域

本申请总体上涉及电子设计自动化，并且更具体地，涉及用于合并覆盖数据的EDA覆盖日志的电子设计自动化设备。

背景技术

电子设计自动化EDA在半导体产业中应用于实际上所有器件设计项目。在进行了产品构思之后，EDA工具用来定义具体实现。在称为“流片”的过程中，使用EDA工具定义的实现用来创建掩模数据，该掩模数据用于产生掩模以便在生产成品芯片时进行光刻。继而创建掩模，并且将这些掩模与制造设备一起用来制造集成电路晶片。对晶片进行分割、封装和组装，从而提供集成电路芯片以便分发。

使用EDA工具的示例设计程序开始于使用架构定义工具的总体系统设计，这些工具描述将使用集成电路实现的产品的功能。接下来，应用逻辑设计工具，以便基于描述语言如Verilog或者VHDL等来创建高级描述；并且在迭代过程中应用功能验证工具，以保证该高级描述实现设计目标。接下来，使用合成和测试设计工具将高级描述转移成网表，针对目标技术优化网表，以及设计和实现允许按照网表来检查成品芯片的测试。

典型设计流程可能接下来包括设计规划阶段，在该阶段中，构造和分析芯片的总体平面图，以保证可以在高层级实现网表的时序参数。接下来，可以严格地检查网表是否遵循时序约束以及使用VHDL或者Verilog在高层级定义的功能描述。在确定网表并且将网表映射到用于最终设计的单元库的迭代过程之后，使用物理实现工具进行布置和布线。执行布置的工具将电路元件定位于布局上，而进行布线的工具定义电路元件的互连。

在布置和布线之后，继而通常使用抽象工具在晶体管层级分析所定义的部件并且验证这些部件，以保证实现电路功能并且满足时序约束。可以用迭代方式按照需要重新访问布置和布线过程。接下来，对设计进行物理验证过程，诸如设计规则检查DRC、布局规则检查LRC和布局比对示意LVS检查，这些物理验证过程分析可制造性、电子性能、光刻参数以及电路正确性。

在通过设计和验证过程(例如上文描述的过程)的迭代达成可接受的设计之后，可以对得到的设计进行解析度增强技术，其提供对布局的几何操控以提高可制造性。最后，准备掩模数据并对其流片，以用于生产最终产品。

实用新型内容

本实用新型的一个目的是提供一种用于合并覆盖数据的EDA覆盖日志的电子设计自动化设备。

根据本实用新型的一个方面，提供一种电子设计自动化设备，它包括：合并装置，被配置用于合并硬件描述语言电路设计的第一仿真的第一覆盖日志与所述硬件描述语言电路设计的第二仿真的第二覆盖日志。所述第一仿真基于所述硬件描述语言电路设计的第一硬件验证语言覆盖模型。所述第二仿真基于所述硬件描述语言电路设计的第二硬件验证语言覆盖模型。所述第二硬件验证语言覆盖模型比所述第一硬件验证语言覆盖模型更新，并且与所述第一硬件验证语言覆盖模型不同。

在一个实施例中，所述硬件描述语言电路设计的硬件描述语言包括Verilog、System Verilog和VHDL中的任何硬件描述语言。

在一个实施例中，所述第一和第二硬件验证语言模型的硬件验证语言包括System Verilog、Native Testbench、E和Vera中的任何硬件验证语言。

在一个实施例中，所述合并装置包括：保持装置，被配置用于响应于所述第一覆盖日志和所述第二覆盖日志包括不同最大数目的自动创建的面元，保持所述第二覆盖日志的覆盖点的覆盖数据，并且删除装置从所述第一覆盖日志删除覆盖点的覆盖数据。

在一个实施例中，所述合并装置包括：删除装置，被配置用于响应于所述第一覆盖日志包括面元名称未存在于所述第二覆盖日志中的面元，在所述合并之后删除所述面元的覆盖数据。

在一个实施例中，所述合并装置包括：保持装置，被配置用于响应于所述第一覆盖日志包括面元名称存在于所述第二覆盖日志中的面元，在所述合并之后保持所述面元的覆盖数据。

在一个实施例中，所述合并装置包括：保持装置，被配置用于响应于所述第一覆盖日志具有第一表达式宽度的覆盖点而所述第二覆盖日志具有与所述第一表达式宽度不同的第二表达式宽度的所述覆盖点，保持所述第二表达式宽度的所述覆盖点的覆盖数据，并且删除装置删除所述第一表达式宽度的所述覆盖点的覆盖数据。

在一个实施例中，所述合并装置包括：保持装置，被配置用于响应于所述第一覆盖日志具有按照第一面元定义的面元而所述第二覆盖日志具有按照与所述第一面元定义不同的第二面元定义的所述面元，则在所述合并之后保持按照所述第二面元定义的所述面元的覆盖数据，并且删除装置删除所述第一面元定义的覆盖数据。