[发明专利]可配置的混合加法器电路

说明书

技术领域

本发明涉及加法器，且更特别地涉及用于可编程集成电路的可 配置混合加法器。

背景技术

加法器被用于执行数字集成电路中的二进制加法。例如，五位 加法器可用于计算两个五位二进制输入的二进制和。

加法器被广泛用在诸如可编程逻辑器件等的集成电路上。可编 程逻辑器件集成电路包含可编程逻辑，可以对该可编程逻辑进行编程以 实现期望的定制逻辑设计。在一些器件体系结构中，可编程逻辑被组织 成多个区域。每个逻辑区可以包含可配置加法器电路。当逻辑设计者期 望实现比单一加法器电路更大的加法器时，可以选择性地配置可编程逻 辑器件上的电路以组合多个加法器电路。

通过常规加法器体系结构，以这种方式形成的更大的加法器可能 呈现出不合需要的长延迟时间，或者可能无法足够灵活地适应通常期望的 加法器宽度。例如，可以通过形成进位链组合常规行波进位加法器。在运 算过程中，进位信号串行地以行波方式穿过链中的多个加法器层级(adder stage)。当在可编程逻辑器件上形成不同期望宽度的加法器时，可以使用这 种类型的体系结构，但是这导致延迟时间随着加法器中的位数而线性增长。 已经开发了其他加法器体系结构，诸如进位超前加法器体系结构，其执行 加法的速度比行波进位加法器更快。然而，这些加法器体系结构一般不像 行波进位加法器体系结构那样灵活，并且因此尚未被用于常规可编程逻辑 器件上的可配置加法器电路中。

因此希望能够提供用于集成电路诸如可编程逻辑器件集成电路的 改进的加法器电路。

发明内容

根据本发明，可以在集成电路诸如可编程集成电路上提供可配置 混合加法器电路。该可编程集成电路可以组织为具有逻辑块和这些逻辑块 内的逻辑区的体系结构。每个逻辑块可以含有混合加法器电路。

混合加法器电路可以使用进位超前(carry look-ahead)体系结构。 在进位超前体系结构中，加法器产生利用进位超前单元处理的传送信号和 发生信号。进位超前单元产生的输出信号由进位计算单元处理。进位计算 单元产生相应的进位输出(carry out)信号，该进位输出信号形成在输入字 的加法操作过程中加法器电路的算术和的一部分。

可以利用诸如行波进位加法器和进位选择加法器等加法器来形成 混合加法器电路中的加法器。行波进位加法器可以由各个加法器电路组成 的链来形成。进位选择加法器可以包括输出选择多路复用器。进位选择加 法器中的每个片段可以包括三个半加器，用于产生传送信号和发生信号并 用于产生和和进位信号。进位选择加法器电路的最后片断/部分可以用于将 进位输出信号从前面的片段路由到进位选择加法器的输出，以用作其和的 最高位。

通过附图及优选实施例的以下详细描述，本发明的更多特征、其 特性及各种优点将变得明显。

附图说明

图1是带有根据本发明实施例的混合加法器电路的示例性可编 程集成电路如可编程逻辑器件集成电路的图示。

图2是可以用在根据本发明实施例的可编程集成电路中的示例 性逻辑区如逻辑元件(LE)或自适应逻辑模块(ALM)的图示。

图3是常规半加器的图示。

图4是常规全加器的图示。

图5是常规行波进位加法器的图示。

图6是常规进位选择加法器的片段的图示。

图7是常规进位超前加法器的图示。

图8是根据本发明的实施例的示例性混合加法器的图示。

图9是根据本发明的实施例可以用在图8所示类型的混合加法 器中且具有行波进位能力的示例性进位选择加法器的图示。

图10是根据本发明的实施例可以用在图8所示类型的混合加法 器中且具有行波进位能力的另一示例性进位选择加法器的图示。

图11是根据本发明的实施例的另一示例性混合加法器的图示。

图12是可以用在根据本发明实施例的混合加法器中且具有行波 进位能力的进位选择加法器的图示。

图13是可以用在根据本发明实施例的混合加法器中的行波进位 加法器的图示。

图14是示出如何利用根据本发明实施例的混合加法器体系结构 组合多个逻辑区如逻辑阵列块中的加法器资源的图示。