[发明专利]数据报文存取控制装置和方法

说明书

技术领域

本发明涉及存储控制技术，特别涉及适用于存储转发机制的一种数据报 文存取控制装置、以及适用于存储转发机制的一种数据报文存取控制方法。

背景技术

现今的网络设备大多都是基于存储转发机制的，即数据报文进入网络设 备后首先存储，然后由网络设备进行例如“下一跳查找”等操作后，再读取 存储的数据报文并转发。

一般来说，一个需要转发的数据报文在网络设备中可能被存取多次，那 么网络设备存取数据报文的效率就会在很大程度上影响数据报文传输的效 率。例如，数据报文首先存储在入方向线卡板上等待路由转发查找，然后读 出该数据报文并通过背板交换网发送到出方向线卡板上，这样，该数据报文 再存储在出方向线卡板上等待QoS调度，满足QoS要求的数据报文被读出 并发送出去。因此，为了提高数据报文的传输效率，就需要网络设备对数据 报文的存取满足如下要求：

1)、网络设备内部的数据报文存储容量应大于等于RTT×Rbit，RTT (round trip time)为线卡板上的线路环回时间、R为线卡板上的线路速率， 假设RTT约为200ms，对于1个10Gbit接口的网络设备来说，需要具有 10Gbit/s×0.2s共2Gbit的存储容量；

2)、网络设备中需要具备用于存取数据报文的高带宽，假设1个10Gbit 接口的网络设备对每个数据报文需要进行两次存取，则该网络设备需要 20Gbit带宽的存取能力。

实际应用中，网络设备中的数据报文处理芯片通常为专用集成电路 (Application Specific Integrated Circuit，ASIC)或(Field Programmable Gate  Arrey，FPGA)芯片，其存储容量不足以满足数据报文所需的存储容量，因 而为了满足上述要求，参见图1，现有基于存储转发机制的网络设备中，通 常将带宽较高、存储容量较大的随机存储器(RAM)外接于每块线卡板的 数据报文处理芯片。参见图2，数据报文处理芯片内部设置有控制逻辑，该 控制逻辑可利用先进先出存储器(FIFO)的队列管理机制，将数据报文处理 芯片接收到的数据报文依次存入至RAM中、并将RAM中的数据报文顺序 读取后供数据报文处理芯片发出。

在众多类型的RAM中，第2代双倍数据速率(Double Data Rate 2， DDR2)同步动态随机接入存储器(Synchronous Dynamic Random Access  Memory，SDRAM)和第3代双倍数据速率(Double Data Rate 3，DDR3) SDRAM由于容量更大、速度更高、价格更便宜，因而常被选用。

然而，即便选用容量更大、速度更高的DDR2SDRAM或DDR3SDRAM 来存放数据报文，但由于DDR2SDRAM和DDR3SDRAM本身的某些特性 会限制数据报文的连续读写操作。例如访问DDR2SDRAM同一存储体 (BANK)的不同行(ROW)时，在连续两行激活(ACT)命令之间的延时， 从而使DDR2SDRAM的总线空闲；访问DDR2SDRAM任意BANK的任意 行时，对该行的读操作和预充电(precharge)操作等，也会使DDR2SDRAM 的总线空闲。

而现有存取数据报文的控制逻辑并未考虑到如何回避上述限制对数据 报文存取效率的影响，而是采用对DDR2SDRAM和DDR3SDRAM的随机 读写操作，因而无法满足存取数据报文高带宽的要求。

参见图3，以突发(burst)模式下读数据报文为例，控制逻辑从外接 DDR2SDRAM中同一BANK的不同行内读取连续的数据报文：

在T0时钟周期，向外接DDR2SDRAM发送ACT命令激活、用以激活 外接DDR2SDRAM中该BANK内的对应行；

在T1时钟周期，向外接DDR2SDRAM发送RD命令，外接DDR2 SDRAM开始对该BANK内对应行颗粒进行读操作；

在T2～T3时钟周期，外接DDR2SDRAM继续对该BANK内对应行颗 粒的读操作；

在T4时钟周期，等待外接DDR2SDRAM进行precharge操作、用以关 闭该行；

在T5～T6时钟周期内，外接DDR2SDRAM通过总线输出读取的数据报 文；

在T7时钟周期内，等待连续两行ACT命令之间的延时；