[发明专利]64B/66B编解码装置及实现64B/66B编解码的方法

说明书

技术领域

本发明涉及编解码技术，尤指一种64B/66B编解码装置及实现编解码的方 法。

背景技术

万兆以太网(10Gigabit Ethernet，10GbE)技术是千兆以太网(Gigabit Ethernet)等已有以太网技术的延伸，万兆以太网在向下兼容的同时，其速度也 得到了大幅度提升。

与以往以太网技术不同的是，万兆以太协议IEEE802.3ae在局域网功能的基 础上，又增加了城域网和广域网功能，而且支持与SONET/SDH基础架构的无缝 连接。针对不同的使用环境，万兆以太网的物理层(PHY层)使用了不同的编 解码方式：10GBase-X采用的是与千兆以太网相同的8B/10B码；而10GBase-R 和10GBase-W采用的则是64B/66B码。

64B/66B码与8B/10B码相比，具有以下优点：(1)不具有0、1高密度转换； (2)数据块和控制块的格式不同，数据块和控制块分别具有确定的格式；(3)开销 小，网络带宽利用率明显得到了提高。

万兆以太网有两种不同的物理层：局域网物理层和广域网物理层，这两种 物理层的数据率不一样。万兆以太网物理层从上至下包括物理编码子层(PCS， Physical coding Sublayer)、物理媒质连接子层(PMA)和物理媒质关联子层 (PMD)。其中，PCS子层位于MAC层的协调子层(通过GMII)和PMA子层 之间。PCS子层，用于将经过完善定义的以太网MAC功能映射到现存的编码和 物理层信号系统的功能上去。PCS子层和上层RS/MAC的接口由媒体独立接口 (XGMII)提供，与下层PMA接口使用PMA服务接口。

图1为现有PCS层收发电路的组成结构示意图，如图1所示，PCS层收发电 路由PCS层发送电路和PCS层接收电路组成。按照协议IEEE 802.3ae标准，PCS 层发送电路用于实现编码过程，大致应该包括64B/66B编码单元、变速箱/扰码 单元、时钟域转换单元和数据宽度转换单元。PCS层接收电路用于实现解码过 程，大致应该包括数据宽度转换单元、同步/解扰单元、时钟域转换单元和 64B/66B解码单元。

其中，64B/66B编码单元，用于根据XGMII接口传输的8个8比特(8-bit) 数据和1个8比特控制信号，进行各个字符的编码映射，产生有效载荷(Block Payload)、同步域和块类型区域(Block Type field)，并将三者按照某种格式并 行输出，产生66比特(66-bit)块数据(Block)输出。66-bit数据中2位同步 域传输至变速箱/扰码单元的变速箱，64位的有效载荷和块类型区域输出至变速 箱/扰码单元的扰码电路。64B/66B编码单元的工作时钟为156.24MHz。变速箱 /扰码单元工作在161MHz。时钟域转换单元主要用于实现64B/66B编码单元和 变速箱/扰码单元间工作时钟的转换。数据宽度转换单元用于实现编码后的 64-bit数据与符合PMA服务接口的16-bit数据间的转换。

64B/66B解码单元，用于对接收到的66-bit块数据进行解码，以获得符合 XGMII接口的8个8比特数据和1个8比特控制信号。同步/解扰单元用于对64-bit 的有效载荷和块类型区域进行同步和解扰处理后，向64B/66B解码单元输出包 含有效载荷、同步域和块类型区域的66-bit块数据。

从图1可见，64B/66B编解码功能是万兆以太网PCS的关键组成部分， 64B/66B编/解码单元与万兆以太网的XGMII接口连接。64B/66B编码功能，用 于根据8个XGMII的控制信号(XGMII_TXC[7:0])，将64B的XGMII数据 块或控制块(XGMII_TXD[63:0])编码成66B码，以便PCS子层其他组成部 分使用；64B/66B解码功能，用于将PCS子层的66B码解码成64B的XGMII 数据块或控制块(XGMII_RXD[63:0])，并产生8个控制信号(XGMII_RXC[7:0]) 提供给XGMII接口。

目前，相关协议中只是对64B/66B编解码功能进行功能性描述，并没有提 供具体实现方案。

发明内容

有鉴于此，本发明的主要目的在于提供一种64/66B编码装置，能够实现 64B/66B编码过程。