[发明专利]模拟信号数据压缩处理器

权利要求书

1.一种模拟信号数据压缩处理器，其特征在于：其处理器采集板 (1)由DSP采集单元(5)、数据锁存单元(1-4)、串口通讯单元(4)、 外设工控机(3)、信号调理单元(1-1)、A/D转换单元(1-2)、D/A转 换单元(1-3)、逻辑控制单元(2)和数据存储单元(6)组成，DSP 采集单元(5)的采集数据传输端通过串口通讯单元(4)与外设工控 机(3)相连，DSP采集单元(5)连接逻辑控制单元(2)，该逻辑控 制单元(2)的D/A转换控制输出端连接D/A转换单元(1-3)的控制 输入端，逻辑控制单元(2)的A/D转换控制输出端连接A/D转换单 元(1-2)的控制输入端，逻辑控制单元(2)的程序控制输出端连接 数据存储单元(6)的控制输入端，逻辑控制单元(2)的串口通讯控 制输出端连接串口通讯单元(4)的控制输入端，逻辑控制单元(2) 的多个数据锁存控制输出端连接采集板(1)上的每个数据锁存单元 (1-4)的控制输入端，采集板(1)上的数据锁存单元(1-4)的数 据输出端与DSP采集单元(5)的数据传输端相连，逻辑控制单元(2) 的输出端连接信号调理单元(1-1)的输入端；

所述信号调理单元(1-1)由乘法电路(1-1-1)、减法电路(1-1-2)、 积分电路(1-1-3)、第一放大电路(1-1-4)、第二放大电路(1-1-5)、 第三放大电路(1-1-6)组成，一路模拟信号输入到乘法电路(1-1-1) 的输入端；D/A转换单元(1-3)的输出端与乘法电路(1-1-1)的另 一个输入端相连，乘法电路(1-1-1)的两个输出端分别与减法电路 (1-1-2)的两个输入端相连，减法电路(1-1-2)的输出端连接积分 电路(1-1-3)的输入端，积分电路(1-1-3)的输出端连接第一放大 电路(1-1-4)的输入端，第一放大电路(1-1-4)的输出端连接第二 放大电路(1-1-5)的输入端，第二放大电路(1-1-5)的输出端连接 第三放大电路(1-1-6)的输入端，第三放大电路(1-1-6)的输出端 连接A/D转换单元(1-2)的输入单元相连。

2.根据权利要求1所述的模拟信号数据压缩处理器，其特征在 于：所述A/D转换单元(1-2)采用16位模数转换器(U1)。

3.根据权利要求1所述的模拟信号数据压缩处理器，其特征在 于：所述DSP采集单元(5)由DSP中央芯片(5-6)、第一双通电平 转换器(5-2)、第二双通电平转换器(5-4)、第三单通数据隔离器 (5-1)、第四单通数据隔离器(5-5)、EPROM存储器(5-3)、复位电 路(5-7)、FLASH数据存储器(5-8)和逻辑控制器(5-9)组成，DSP 中央芯片(5-6)的D0至D7脚通过八位数据线分别连接第一双通电 平转换器(5-2)的八个输入端，第一双通电平转换器(5-2)的八个 输出端分别连接EPROM存储器(5-3)的八位数据输入端、串口通讯 单元(4)的八位数据输入端和第三单通数据隔离器(5-1)的八个输 入端，DSP中央芯片(5-6)的D8至D15脚通过八位数据线分别连接 第二双通电平转换器(5-4)的八个输入端，第二双通电平转换器(5-4) 的八个输出端分别连接FLASH数据存储器(5-8)的八位复用I/O口 和第四单通数据隔离器(5-5)的八个输入端，EPROM存储器(5-3) 的十六位地址输入端连接DSP中央芯片(5-6)的A0-A15脚，DSP中 央芯片(5-6)的A0-A2脚连接串口通讯单元(4)的三位地址线，DSP 中央芯片(5-6)的A20-A23、读写脚和SERTB脚连接逻辑控制单元 (2)的19、20、21、22、18、16脚，DSP中央芯片(5-6)的第一 中断源与逻辑控制单元(2)的25脚相连。

4.根据权利要求3所述的模拟信号数据压缩处理采集器，其特 征在于：所述逻辑控制单元(2)的A/D转换控制脚12与一个A/D转 换单元(1-2)的24脚相连，逻辑控制单元(2)的D/A转换控制脚 13与一个D/A转换单元(1-3)的9脚相连，逻辑控制单元(2)的 数据方向控制脚24分别与第一双通电平转换器(5-2)、第二双通电 平转换器(5-4)的1脚相连，FLASH数据存储器(5-8)的控制使能 脚9、命令锁存使能脚16、地址锁存使能脚17、读控制脚8、写控制 脚18分别与逻辑控制单元(2)的2、8、9、1、10脚相连，第一双 通电平转换器的DOO与逻辑控制单元(2)的33脚相连，串口通讯单 元(4)的复位控制脚39、中断控制脚33、读控制脚24、写控制脚 20、分别连接逻辑控制单元(2)的30、31、32、34脚。