[发明专利]一种用于数字信号处理的可重构乘加算数运算单元

说明书

技术领域

本发明属于集成电路设计领域，涉及可重构计算架构设计，具体涉及一种应用于数字信号处理的可重构乘加算数运算单元。

背景技术

在传统的集成电路设计中，通常针对要实现的应用，对每一个模块分别设计独立硬件，最后将所有模块放在一起，形成一个特定的数据通路，完成所要实现的功能。而在可重构计算架构思想中，通过外界不同的重构信息，将相同的硬件重构出不同的数据通路，从而以实现多种不同的运算，因此，使用可重构的思想，可以达到同一个硬件在时间上的复用，从而大大提高该块硬件的利用效率，降低了系统实现成本，也为模块复用提供了很高的灵活性。在数字信号处理中，基于乘加的运算使用得非常广泛。在许多算法或协议的实现中，都会用到一种甚至多种乘加算法，例如有限脉冲响应滤波器(FIR)，快速傅立叶变换(FFT)等，而这些算法从本质上来说都是乘法与加法的结合，利于在同一种硬件上进行重构实现。

发明内容

本发明的目的是提供一种用于数字信号处理的可重构乘加算数运算单元，通过外部提供的不同重构信息，能够灵活实现各种乘加运算。

本发明所提供的应用于数字信号处理的可重构乘加算数运算单元由三个部分构成，如图1所示，第一部分(101)为运算部分，包含了多个相同的簇运算结构，每个簇结构通过不同的重构信号，能够重构成不同的乘加数据通路，用以实现不同的运算；第二部分和第三部分为数据存储及与外部数据交换结构，其中第二部分(102)为两组移位寄存器，能够通过不同的重构信号，实现数据加载、左移、右移的功能；第三部分(103)为一个寄存器堆，用于运算数据的存储。

本发明所提供的可重构乘加算数运算单元，所述的簇运算结构如图2所示，由一个数据选择器(201)，两个Booth编码器(202)，两个12-2压缩器(203)，两个3-2压缩器(206)，4个加法器(204，207)和4个移位寄存器(205，208)组成。数据选择器(201)从8个值中对输入进行选择，为后级的运算选择出两个乘数a，b(209)以及两个加数c，d(210，212)。Booth编码器(202)为16bit，采用了三bit编码算法，得到9个部分积(211)，这些部分积与加数c以及移位寄存器(205)输出的二选一结果(212)一起，送入12-2压缩器(203)。12-2压缩器(203)由一系列的3-2进位保留加法器CSA(Carry Save Adder)构成，计算结果(加法结果及进位)依次送入加法器(204)和移位寄存器(205)，得到移位后的连加结果。移位寄存器(205，208)均采用左移的barrel shifter，可以通过配置得到任意bit的左移结果。两个移位寄存器(205)的结果以及两个外部输入的加数d(212，213)分别送入下一级的3-2压缩器(206)，再依次通过加法器(207)，移位寄存器(208)，得到最终计算结果。每个簇结构有两种数据输出方式，通过一个配置bit进行选择，分别为两个不同位置的移位寄存器(205，208)输出。

本发明所提供的可重构乘加算数运算单元，所述的数据存储及与外部数据交换结构如图3所示。两组移位寄存器(301)，能够通过不同的重构信号，实现左移、右移或停止的功能，每次移位1bit。移位的起始数据通过两个单独的数据接口(302)与外部相连。除了串行移位功能外，两组寄存器也可以进行并行的数据加载初始化，以图3所示，每4个寄存器为一组(303)，通过控制信号，进行独立的数据初始化。进行初始化的数据通过独立的多路选择器(304)，分别来自两路外部输入数据(305)，以及从寄存器堆(306)中读出的数据(307)。多路选择器(304)数据宽度同4个寄存器(303)的数据宽度是一致的。移位寄存器(302)的长度与簇运算结构的个数多少相关，如图2所示，每个簇运算结构对应于8个寄存器(308)，这8个寄存器也是簇运算结构中第一级数据选择(201)的数据来源(309)。寄存器堆(306)的长度也可指定，并对应不同宽度的读、写地址宽度。簇运算结构的运算结果写回寄存器堆(306)，外部再从寄存器堆中进行读取输出(310)；输入数据(311)也可直接写入寄存器堆(306)中。

本发明所述的可重构乘加算数运算单元，其中所包含簇运算结构的个数，以及数据寄存器的大小，均可通过软件在rtl代码层面进行重构，即通过不同的软件参数，可以得到不同规模的rtl层面的运算单元。