[发明专利]一种有效的静电放电保护电路

说明书

技术领域

本发明是一种为集成电路内部提供有效的ESD静电保护的ESD保护电路，属于半导体制作技术领域。

背景技术

静电放电ESD(ElectrostaticDischarge)是当今集成电路中最重要的可靠性问题之一。随着集成电路制造技术的发展，特征尺寸的不断缩小，抗静电的能力越来越弱，但在微电子制造和使用的环境中，器件遭受ESD的机会却越来越多，这使得ESD对集成电路的影响也越来越大，ESD损伤成为新工艺上关注的焦点。

ESD现象主要能对电子器件造成以下的损坏：在半导体器件中由于介质击穿而导致氧化物薄膜破裂；由于EOS(electrical overstress)引起过热导致金属导线熔化；由于寄生的PNPN结构而导致CMOS器件闭锁；使元器件结构中产生潜藏的缺陷，它们并不立即失效但会引起断续的故障以及长期可靠性问题，这种损伤非常微弱，不易发现，即潜在损伤。集成电路工业由ESD导致的损失是一个非常严重的问题。为此，国际上对ESD作了很多的研究，并提出了相关的机理和模型。

对ESD损伤的防护手段可以分为两个方面：一方面是外部因素，即改善器件和电路的生产、工作、存储环境和规范；另一方面是内部因素，即提高片内ESD保护电路的性能，这方面也是目前提高集成电路抗ESD性能的主要手段，也是最有效的手段。一个好的片内保护电路应该能够可以抵抗多次ESD应力；还应该具有足够快的开启速度以及低的开启电阻，以保证在ESD事件发生时，能够快速的将电压钳位，使得相应的被保护电路不受损伤。此外，保护电路还应该具有独立性，在被保护电路工作时，保护电路应该是高阻状态，不影响被保护内部电路的正常工作。

为了提高片内ESD保护电路的性能，目前各集成电路设计和制造者采用的ESD保护电路有很多种，但是所起到ESD保护效果却有好有坏，如何做出一种好的ESD保护电路，提高集成电路抗ESD性能，成为目前研究ESD保护的重点。本专利正是从这一基本出发点开始，打破传统的简单的ESD保护电路的局限，既从结构上对ESD保护电路进行改进，而且从版图布局、设计规则上加以考虑，但工艺制作流程却又同常规的BICMOS工艺基本一致，这样既能保证集成电路有较好的ESD保护能力，又不至于使工艺复杂化，这样既提高了电路的可靠性能，而又不会增加成本，提高了电路的竞争力。

图1为传统上的ESD保护电路的结构图。这是一种比较简单的电源和地的ESD保护电路，它通过二极管形成电源和地之间的保护器件。其工作原理是：当电源对地有一负向的ESD脉冲时，此二极管正向导通泄放ESD电流；当电源相对地有一正向ESD脉冲时，二极管反向击穿将电压钳制在一定的电位并泄放过量的ESD电流。以二极管形成的这种保护电路结构简单，几乎不占面积(可以通过寄生的PN结形成二极管)，其缺点是二极管的各项参数受到工艺参数的限制，反向击穿电压不能控制而且当电源VDD上加相对于地ESD的正向脉冲时，二极管反向击穿处于不安全的工作模式，容易发生热击穿，导致二极管短路或断路而引起芯片失效。常规BICMOS的工艺制作流程如下：

(1).N+埋层，

(2).外延生长，

(3).N阱、P阱，

(4).场注、场氧化，

(5).深磷，

(6).多晶电阻，

(7).栅氧化、栅注入，

(8).基区，

(9).多晶发射极、退火，

(10).N S/D，

(11).P S/D，

(12).孔，

(13).一铝，

(14).通孔，

(15).二铝，

(16).压点。

发明内容

技术问题：本发明的目的是提供一种有效的静电放电静电保护电路，为了提高集成电路内部的抗ESD能力，提高电路的可靠性，采用了两种ESD保护结构分别来保护双极部分和CMOS部分。从ESD保护电路的结构和版图布局、设计规则等方面来进行改进，而工艺制作流程基本和常规BICMOS工艺相同，从而达到既能提高集成电路的ESD静电防护能力，又不使工艺复杂化，避免增加成本，提高了品竞争力。