[发明专利]嵌入式系统、用于嵌入式系统的预取模块及其控制方法

说明书

本案是2007年3月8日提交的“用于嵌入式系统的命令控制器及预取模 块及其控制方法”的分案申请，原案的申请号为200710086079.4。

技术领域

本发明是有关于命令控制器及预取缓冲器(prefetch buffer)，且特别有 关于嵌入式系统中，用以存取串行闪存(serial flash)的命令控制器及预取缓 冲器。

背景技术

嵌入式系统通常包括闪存以储存数据及程序，如串行闪存或并行闪存。 一嵌入式系统需多个接脚(地址接脚、数据接脚及控制接脚)以存取一并行 闪存。存取一串行闪存则需较少的接脚。例如：一嵌入式系统仅需4根接脚 (一致能接脚CE、一时序信号接脚SCLK、一数据输入接脚SI及一数据输 出接脚SO)以存取该串行闪存。不过，该串行闪存每次被存取时需发出附 加的命令及地址。当大量的附加命令及地址被发出时，频繁地存取导致效能 不彰。此外，该串行闪存通过制造商特定指令控制，随着制造者而变化，因 此导致兼容性问题。

发明内容

为了解决上述现有技术中所指出的问题，本发明提出一种嵌入式系统、 用于嵌入式系统的预取模块及其控制方法。

本发明提供一种用于一嵌入式系统的预取模块，该嵌入式系统包括：一 处理器、多个存取装置及一串行闪存。该处理器及所述存取装置传送各种命 令，以从该串行闪存读取数据或写入数据至该串行闪存。该预取模块包括一 命令解译器，一读取器/写入器及一预取缓冲器。该读取器/写入器耦接于所 述的处理器与该存取装置，用以处理第一命令，以产生第一指令，其中该第 一命令可来自所述处理器与任一存取装置中的至少一个。该命令解译器耦接 于所述的处理器，解译一第二命令，以产生一第二指令，其中该第二命令来 自该处理器。该预取缓冲器，在该串行闪存中读取或写入数据之前，暂时储 存一既定数量的数据，其中，所述的第一指令与所述的第二指令串行移位至 所述串行闪存，以在所述串行闪存中读取或写入数据。

本发明更进一步提供一嵌入式系统。该嵌入式系统包括一串行闪存、一 处理器及多个存取装置，一读取器/写入器以及一预取缓冲器。处理器及所述 存取装置用以传送各种命令，以在所述串行闪存中读取或写入数据。该读取 器/写入器用以处理第一命令以产生第一指令，其中该第一命令可来自所述处 理器与任一存取装置的至少一个，且该第一指令被移位至所述串行闪存，以 在该串行闪存中读取或写入数据。该预取缓冲器，在所述串行闪存中读取或 写入数据之前，暂时储存一既定数量的数据。

本发明更进一步提供一种用于嵌入式系统中控制预取缓冲器的方法，该 嵌入式系统包括：一处理器、多个存取装置及一串行闪存，其中该处理器及 所述存取装置传送各种命令，通过一预取缓冲器，以在该串行闪存中读取或 写入数据，其特征在于，该方法包括：解译来自所述处理器与任一存取装置 中的至少一个的第一命令，以产生第一指令，并将该第一指令移位至所述串 行闪存，以在该串行闪存中读取或写入数据；持续将数据储存至所述预取缓 冲器直至该预取缓冲器全满；及在该串行闪存中读取数据时由所述串行闪存 传送数据，或者在该串行闪存中写入数据时传送数据至该串行闪存。

比较相关技术，本发明的预取缓冲器可将几个单一存取要求转换至一突 发存取，因此减少存取频率且提高效能。

附图说明

图1显示根据本发明实施例的一嵌入式系统；

图2A显示该串行闪存接口的方块图；

图2B显示存取命令解译处理的流程图；

图3A显示该命令控制器的方块图；

图3B显示该命令控制器的另一方块图；

图4A显示在图2A中该命令寄存器的示意图；

图4B～4E显示在该命令控制器的不同操作中，一连续指令、数据及地址 传送至该串行闪存的示意图；

图5显示在嵌入式系统中，一预取缓冲器的读取控制方法流程图；

图6显示在嵌入式系统中，一预取缓冲器的写入控制方法流程图。

主要组件符号说明：

100～嵌入式系统；        110～串行闪存；

120～处理器；            130～快闪DMA引擎；

140～存取装置；          150～串行闪存要求仲裁器；