[发明专利]移位寄存器

说明书

技术领域

本发明涉及移位寄存器，特别涉及适合应用于显示装置、摄像装置的驱动电路等的移位寄存器。

背景技术

有源矩阵型的显示装置以行为单位选择2维状配置的像素电路，对所选择的像素电路写入与显示数据相应的电压，由此显示影像。为了以行为单位选择像素电路，使用根据时钟信号而使输出信号顺序地移位的移位寄存器作为扫描信号线驱动电路。另外，在进行点顺序驱动的显示装置中，在数据信号线驱动电路的内部设有同样的移位寄存器。

在液晶显示装置等中，有时使用用于形成像素电路内的TFT(Thin Film Transistor：薄膜晶体管)的制造工艺，与像素电路一体地形成像素电路的驱动电路。在这种情况下，为了削减制造成本，优选用与TFT相同导电型的晶体管形成包括移位寄存器的驱动电路。另外，当增加对移位寄存器施加的时钟信号的个数时，时钟配线用的布设面积、功耗等增加。从这样的背景出发，需要构成使用相同导电型的晶体管、根据2相的时钟信号进行动作的移位寄存器。

在包括N沟道晶体管的移位寄存器中，为了将时钟信号按其原有的电压电平输出，使用图16示出的自举电路。在图16示出的电路中，当输入信号IN成为高电平时，节点N1被预充电到电位(VDD-Vth)(此处，VDD是电源电压，Vth是晶体管T1的阈值电压)，晶体管T2成为导通状态。其后当输入信号IN成为低电平时，节点N1成为悬浮状态，但是晶体管T2保持导通状态。

在该状态下当时钟信号CK从低电平变为高电平时，通过设置在晶体管T2的栅极端子和源极端子之间的电容C1的作用，节点N1的电位变得比VDD高(自举效果)。因此，最大电压是VDD的时钟信号CK不降低电压地通过晶体管T2，时钟信号CK从输出端子OUT以其原有的电压电平被输出。

为了使用图16示出的电路来构成用于显示装置等的移位寄存器，需要增加使节点N1放电的功能和下拉输出信号OUT的功能。关于这一点，以往已知有下面的技术。在日本特开2001-273785号公报中，记载了如下内容：如图17所示，使用晶体管Q11根据后级电路的输出信号使节点N1放电，使用晶体管Q12根据时钟信号CK2下拉输出信号OUT。在日本特开2002-258819号公报中，记载了如下内容：如图18所示，根据后级电路的输出信号CT，使用晶体管Q21使节点N1放电，并且使用晶体管Q22下拉输出信号OUT。

专利文献1：日本特开2001-273785号公报

专利文献2：日本特开2002-258819号公报

发明内容

发明要解决的问题

但是，在上述现有电路中，如果ESD(electrostatic discharge：静电放电)这种通常的驱动中无法预料的噪声进入将单元电路级联连接而成的移位寄存器，有时多个单元电路会同时导通并输出激活的输出信号。在这种情况下，时钟信号线的负荷变重，并且对移位寄存器供给驱动电力的外部的电源电路的功耗变大，因此，存在不能瞬间复原到通常动作的问题。

因此，本发明的目的在于提供即使级联连接的多个单元电路同时导通且输出激活的输出信号也能够瞬间复原到通常动作的移位寄存器。

用于解决问题的方案

本发明的第1方案是将包括相同导电型的晶体管的多个单元电路级联连接并根据多相的时钟信号进行动作的移位寄存器，其特征在于：

具备检测电路，其在检测出上述多个单元电路为激活时，输出激活的检测信号；和

复原执行电路，其根据上述激活的检测信号使上述多个单元电路为非激活。

本发明的第2方案的特征在于：在本发明的第1方案中，

上述单元电路具备：

输出控制晶体管，其一方导通端子被施加上述多相的时钟信号中的任一个，另一方导通端子连接到输出端子；

预充电电路，其在输入信号是导通电平的期间，对上述输出控制晶体管的控制端子施加导通电压；

放电电路，其对上述输出控制晶体管的上述控制端子施加截止电压；以及

输出复位晶体管，其一方导通端子被施加截止电压，另一方导通端子连接到上述输出端子，

上述复原执行电路激活上述放电电路，由此对上述输出控制晶体管的上述控制端子施加截止电压。

本发明的第3方案的特征在于：在本发明的第2方案中，

上述复原执行电路对上述输出复位晶体管的控制端子输出导通电压。

本发明的第4方案的特征在于：在本发明的第2方案中，