[发明专利]先进先出缓冲器

说明书

技术领域

本发明涉及设计用于在不同时钟域之间进行接口的FIFO(先进 先出)缓冲器。

背景技术

现有的片上系统(SoC)具有多个时钟域，其中实现了数字逻辑 电路。这些时钟域可以具有独立的频率和/或相位。当在这些时钟域 之间进行通信时，会出现半稳态：电路会暂时进入介于0和1之间的 状态。为了安全地在这些时钟域之间进行通信，通常与握手机制结合 地使用同步触发器。

为了跨过时钟域交叉来进行大数据量的通信，众所周知的是使 用先进先出硬件缓冲器(FIFO)。FIFO的写入端位于第一时钟域内， 而FIFO的读取端位于第二时钟域内。

FIFO包括存储元件(存储器、触发器或锁存器)和控制逻辑电 路。控制逻辑电路产生用于访问存储器的写入地址和读取地址，并用 于控制时钟域之间的同步。这些写入地址和读取地址通过读取指针和 写入指针来确定。

写入指针指向将被写入的下一个字。在FIFO写入操作(由第一 时钟域进行时钟控制)过程中，对由写入指针指向的存储单元进行写 入，然后使写入指针加1以指向将被写入的下一存储单元。

类似的，读取指针指向将被读取的当前FIFO字。

在复位时，读取指针和写入指针都被设置为零。于是，FIFO为 空，并使用空标记对此进行指示。在将第一个数据字写入FIFO后， 写入指针加1、清除空标记、以及读取指针寻址第一个FIFO存储器 字的内容。该第一个字被推向FIFO数据输出端口。写入指针总是指 向将被读取的下一个FIFO字，从而接收器逻辑电路不必使用两个时 钟周期来读取数据字。

在读取指针和写入指针两者相等时，FIFO为空。这种情况发生 在复位操作过程中将读取指针和写入指针都设置为零的时候、或发生 在读取指针已经从FIFO中读取了最后一个字而赶上写入指针的时 候。

FIFO被用作循环存储器件。FIFO可以变满(例如，在写入时钟 频率高于读取时钟频率的情况下)，因此存在最大数据传输容量。当 写入指针和读取指针再次相等时，FIFO为满，不过此时写入指针已 经回转并已赶上读取指针。为了避免将数据写入存储器从而导致对未 读取数据的存储单元进行重写，需要检测在先的写入指针状态。这样 做可以有很多方法，其中之一是引入符号位。于是在写入指针和读取 指针相等但是符号位不相等时，FIFO为满。

为了有效地在各时钟域之间进行同步，典型地使用格雷编码来 实现地址指针。对于每次时钟跳变，格雷码允许有一个位变化，这样 避免在一个时钟沿有多个变化的信号。在如上概述的读取格雷码指针 等于写入格雷码指针的情况下，FIFO将为空。在添加了附加MSB符 号位的情况下，如果读取格雷码指针的两个高位与写入格雷码指针的 两个高位相反，而其余位都相等，则FIFO将为满。这是因为格雷码 的反射性质造成的。第一半个序列中的格雷码的低(n-2)位序列在 第二半个序列中被重复，但是将头两位反相。FIFO存储器大小对应 于(n-1)位，即，全格雷码循环的一半，并且可以基于两个MSB的 反相来检测一半的格雷码。

图1示出了已知的包括存储元件和控制格雷码计数器逻辑电路 的FIFO电路，其中控制格雷码计数器逻辑电路包括格雷码状态寄存 器、同步寄存器和满/空检测逻辑电路。

FIFO电路包括：存储器10；多路复用器结构12，用于基于格雷 码编码的地址信号对存储器进行写入寻址；以及多路复用结构14， 用于基于格雷码编码的地址信号对存储器进行读取寻址。

利用单元18在每个写入时钟域周期处使格雷码编码的写入地址 指针16加1，并且写入地址指针输出被提供给多路复用器结构12。

利用单元22在每个读取时钟域周期处使格雷码编码的读取地址 指针20加1，并且读取地址指针输出被提供给多路复用器结构14。 FIFO满状态基于写入指针地址和再同步的读取指针地址的比较 结果。

基于如上所述所使用的附加MSB符号位，通过使用反相器24使 再同步的读取指针地址的两个MSB反相，使该值与写入指针地址之间 的相等性被用来指示FIFO的满状态。FIFO空状态基于读取指针地址 和再同步的写入指针地址之间的比较结果，利用相等性来指示FIFO 空状态。