[实用新型]一种电平位移电路有效
申请号: | 200820158222.6 | 申请日: | 2008-12-30 |
公开(公告)号: | CN201349182Y | 公开(公告)日: | 2009-11-18 |
发明(设计)人: | 袁文师 | 申请(专利权)人: | 上海贝岭股份有限公司 |
主分类号: | H02M5/04 | 分类号: | H02M5/04;H02M5/22 |
代理公司: | 上海兆丰知识产权代理事务所 | 代理人: | 章蔚强 |
地址: | 20023*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 一种 电平 位移 电路 | ||
技术领域
本实用新型涉及功率电子芯片制造领域,尤其涉及一种用于将高压转换成低压的电平位移电路。
背景技术
现在很多驱动芯片或者功率电子芯片系统中,都存在不同的电压,有的电压只有几伏,有的电压则高达几十伏,由于它们之间由于存在相互制约的关系,因此它们之间必然存在信号之间的转换,从而必须使用到用于高压转换成低压或低压转换成高压的电平位移电路。
现在几乎在所有功率电子芯片或者驱动芯片中都通过将高压转换成低压控制信号来控制芯片中的低压部分,随着节能低功耗要求的出现,以及功率电子芯片或者驱动芯片应用范围的不断扩大,要求芯片的低压部分很低,高压部分比较高,即芯片内部的不同电源差越来越大。
目前将高压转换成低压的电路结构如图1所示,它包括相互连接的第一电路本体1’和第二电路本体2’,其中第一电路本体1’包括晶体管M3’和晶体管M4’,第二电路本体2’包括晶体管M5’和晶体管M6’,输入信号INPUT的电平范围为VCC到VCC-VT之间(VT为晶体管的最高耐压),当晶体管M3’或者晶体管M4’导通的时候,B点或C点的电位为0到VCC,这样就导致晶体管M5’或者晶体管M6’的栅源之间的耐压需要很大,然而现在这种晶体管的耐压一般只有十几伏,若耐压到几十伏的话,晶体管占的面积就会非常大,而且基本上没有用处,因此现有的这种电路结构将会导致晶体管M5’或者晶体管M6’被击穿。
由于目前功率电子芯片或者驱动芯片都采用BCD(双极性CMOS-DMOS,Bipolar CMOS DMOS)工艺,这种芯片高压部分的晶体管的栅极和源极之间的压差与耐压差别很大,因此,上述的将高压转换成低压的电路结构已经越来越不能适应新的要求,并且若解决不好就可能导致芯片被烧毁严重后果。
实用新型内容
为了克服上述现有技术存在的不足,本实用新型旨在提供一种改进的电平位移电路,以达到在将高压转换成低压的时候,把晶体管的栅极和源极之间的电压固定在合理范围内的目的,从而将转换成的低压信号去控制功率电子芯片或者驱动芯片中的低压部分电路。
本实用新型所述的一种电平位移电路,包括第一电路本体和第二电路本体,其中第一电路本体包括第五晶体管(M5)和第六晶体管(M6),第二电路本体包括第一晶体管(M1)和第二晶体管(M2),其特征在于:它还包括两条连接在所述第一电路本体和第二电路本体之间的支路,其中:
第一条支路包括第三晶体管(M3)和第四晶体管(M4),且该第三晶体管(M3)的栅极和第四晶体管(M4)的栅极连接;
第二条支路包括电阻(R1)和第九晶体管(M9),且该电阻(R1)的一端分别与第九晶体管(M9)的漏极、所述第一条支路中的第三晶体管(M3)的栅极以及第四晶体管(M4)的栅极连接,另一端连接有一电源。
在上述的一种电平位移电路中,所述第一条支路中第三晶体管(M3)的漏极与所述第五晶体管(M5)的漏极连接,第三晶体管(M3)的源极与所述第一晶体管(M1)的漏极连接,第四晶体管(M4)的漏极与所述第六晶体管(M6)的漏极连接,第四晶体管(M4)的源极与所述第二晶体管(M2)的漏极连接。
在上述的一种电平位移电路中,所述第二条支路中第九晶体管(M9)的栅极和源极连接,并同时接地。
由于采用了上述的技术解决方案,本实用新型采用了利用晶体管的栅极电压来驱动晶体管,使得晶体管的源极电压不高于栅极电压的工作原理,在将高压转换成低压时,使得转换点的电压比较低,这样就能够驱动功率电子芯片或者驱动芯片中低压部分的晶体管,满足晶体管栅极和源极之间的压差,而不会对低压部分的晶体管造成损坏,另外,本实用新型的结构简单,实现方便,可以很好的去控制功率电子芯片或者驱动芯片中的低压部分。
附图说明
图1是现有技术中电平位移电路的原理图;
图2是本实用新型的一种电平位移电路的原理图。
具体实施方式
如图2所示,本实用新型,即一种电平位移电路,包括第一电路本体1、第二电路本体2和两条连接在所述第一电路本体和第二电路本体之间的支路,其中,第一电路本体1包括第五晶体管M5、第六晶体管M6和倒相器J,第二电路本体2包括第一晶体管M1、第二晶体管M2、第七晶体管M7和第八晶体管M8。
第一条支路包括第三晶体管M3和第四晶体管M4,且该第三晶体管M3的栅极和第四晶体管M4的栅极连接,其中,第三晶体管M3的漏极与第五晶体管M5的漏极连接,第三晶体管M3的源极与第一晶体管M1的漏极连接,第四晶体管M4的漏极与第六晶体管M6的漏极连接,第四晶体管M4的源极与第二晶体管M2的漏极连接;
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