[发明专利]视频解码器、视频解码方法和移动多媒体终端芯片

说明书

技术领域

本发明涉及移动终端视频技术领域，特别是涉及一种视频解码器、视频解码方法和一种移动多媒体终端芯片。 

背景技术

随着科技的发展、社会的进步、人们生活水平的不断提高，人们对信息消费的多元化需求日渐明显，传统的模拟信息移动电视及模拟音频广播已经越来越不能满足大众的使用需求，而数字移动多媒体已经日益广泛的为大众所使用。数字移动多媒体通过无线广播电视覆盖网向各种便携式终端设备提供数字音视频和信息服务，其终端产品种类主要包括MP4、手机、GPS、USB接收棒、独立接收机等。 

然而，数字信息传输、存储、播放等环节的前提是数字音视频编解码技术，即，数字音视频编解码技术是数字音视频产业的共性基础标准。目前关于音视频产业的数字音视频编解码标准主要有：MPEG-2、MPEG-4、H.264/AVC(以下简称H.264)、AVS。 

MPEG(Moving Pictures Experts Group，动态图象专家组)是国际标准化组织(ISO)成立的制定有关运动图像压缩编码标准的工作组，所制定的标准是国际通用标准，叫MPEG标准(MPEG-2、MPEG-4)；H.264是由MPEG与ITU-T(International Telecommunication Union，国际电信联盟电信标准化组)组成的联合视频组制定的新一代视频压缩编解码标准；AVS(Audio andVideo coding Standard)是中国自主知识产权的最新数字音视频编解码技术标准，它以H.264框架为起点，自主制定适合既定应用的中国标准，充分考虑了实现复杂度。与H.264相比，在实现同等压缩性能的前提下，AVS中的大部分压缩技术经过优化，其计算复杂度、存储器需求和存储带宽较之H.264都有所下降。 

用于实现上述视频解码技术的器件，即为视频解码器。由于视频解码器需要强大的计算能力和高数据吞吐量，因此为了满足高清晰度视频所需的运算要求，现有技术中视频解码广泛采用硬件实现或硬件加速引擎。如图1所示，硬  件视频解码器一般采用双层控制结构。高层控制器是系统总线上的RISC(Reduced Instruction Set Computing，精简执令运算集)控制器，完成应用级以及条带级以上语法元素的解码，并通过配置控制寄存器对底层处理核进行控制。高层控制器可访问的寄存器包括底层处理核的配置寄存器、底层处理核的状态寄存器和底层处理核的调试寄存器；可访问的SRAM(Static Random Access Memory，静态随机存取存储器)包括底层嵌入的所有SRAM缓存。底层控制器是各个处理核的控制器，根据高层的配置寄存器的信息，对硬件运算模块进行控制和配置，完成条带及以下的语法元素的解码。 

在上述视频解码器中，一般采用多处理核的系统结构，将混合视频解码过程分成五个硬件处理核，如图1中五个粗实线框所示：VLD(熵解码)解析核、变换(包括反扫描、反量化、反余弦变换)核、帧内预测核、帧间预测核以及环路滤波核。五个处理核可被划分为多任务级的流水线阶段，各个流水线阶段通过缓存连接。 

由于视频解码由大量的硬件电路实现，现有的解码器的效率比较高，功耗也就相对较低。然而，由于其所需的硬件资源较大，且各个硬件处理核(VLD解析核、变换核、帧内预测核、帧间预测核以及环路滤波核)都与控制层有交互(包括接收控制层发送的命令以及执行完所述命令后对控制层发送反馈信息)，就造成以下缺点：制得的产品即芯片的面积较大，且不易于与其他解码方案集成，以及芯片的开发难度较大，需要较多的人力物力。 

由此可知，目前迫切需要本领域技术人员解决的一个技术问题就是：如何减少视频解码器的硬件资源，减小芯片的面积，以及如何使得芯片易于与多种视频解码方案集成。 

发明内容

本发明所要解决的技术问题是提供一种视频解码器、视频解码方法和一种移动多媒体终端芯片，能够大大的减少现有视频解码器中的硬件资源，减小芯片的面积，以及易于和其他视频解码标准集成。 

为了解决上述问题，本发明公开了一种视频解码器，所述视频解码器包括第一处理层和第二处理层两个硬件单元； 

第一处理层，用于接收图像数据，对所述图像数据进行熵解码，并将所述熵解码后的图像数据存储至外部存储器；对所述图像数据进行宏块以上级别视频解码；以及生成针对第二处理层的命令序列，并依次存储在第二处理层的存储单元中； 

第二处理层，包括：存储单元，用于存储所述第一处理层发出的命令序列以及解码中间数据；