[发明专利]一种协助处理动态带宽分配算法的硬件装置及方法

说明书

技术领域

本发明涉及网络接入数据通讯领域，尤其涉及一种协助处理动态带 宽分配(DBA)算法的硬件装置及方法。

背景技术

在千兆无源光网络(GPON)系统中，DBA是为了解决如何最大限 度的有效利用GPON系统的带宽而提出的。目前多业务的GPON以及 EPON(Ethernet Passive Optical Networks，以太网无源光网络)，要求 保证各种业务的QoS(Quality of Service，服务质量)，因此就需要具 有非常灵敏的带宽分配机制。在多长的调度周期上完成一次带宽分配以 及带宽分配算法，将直接影响GPON系统的上行带宽利用率和各类业务 的服务质量。

现有的，从架构来说，实现DBA算法主要有以下两种方式：

一：DBA算法全部用硬件来实现，DBA用硬件来实现的好处是性 能比较高，能够满足系统的带宽需求，但也有一个致命的缺点，就是： 如果用FPGA(Field Programmable Gate Array，可编程逻辑阵列)来实 现DBA算法将会占用大量的逻辑资源，增加实现成本；如果用ASIC 来实现DBA算法，一旦DBA算法部分有更新，将无法进行改变。

二：DBA算法全部用软件来实现，由于DBA算法比较复杂，用软 件来实现也很庞大，而且CPU计算的工作量也很大。并且在实际的 GPON系统中，往往采用多PON(无源光网络)口方式，这样也就需要 多路DBA算法(考虑一个PON口对应一路DBA算法)，对于这样复 杂的多路DBA算法，CPU系统往往很难处理得过来。由于要处理DBA 的核心软件，硬件装置中应含有CPU，对于早期的PON的芯片来说， 一般采用片外CPU+协议芯片来实现，由于是采用片外CPU，必然存在 许多CPU的周边外设，不但占用很多PCB板的面积，而且CPU系统的 性能也很难提高，并且GPON MAC要求的性能更高，下行要求达到 2.5Gbits/s，上行要求达到1.25Gbits/s，从而降低了上下行消息处理效率。

发明内容

本发明所要解决的技术问题是提供一种协助处理DBA算法的硬件 装置及方法，通过采用在FPGA内嵌PPC(PowerPc)的CPU子系统来 处理DBA的核心算法。

为解决上述技术问题，本发明是通过以下技术方案实现的：

一种协助处理动态带宽分配算法的硬件装置，包括：硬件逻辑模块， 寄存器接口控制模块、同步动态RAM控制器模块、FLASH控制器模块、 中断处理器模块、通用异步收/发器控制器模块和依次相连的主从通讯模 块、主从通讯接口模块、PowerPc CPU模块、处理器总线模块、处理器 总线到片上外设总线桥模块、片上外设总线模块；

PowerPc CPU模块用于处理和控制硬件逻辑模块采集的数据，同 时，PowerPc CPU模块通过主从通讯接口模块连接到主从通讯模块与硬 件逻辑模块中的主CPU接口相连，完成内嵌CPU和可编程逻辑阵列外 部的主CPU之间的通讯；并通过处理器总线模块连接寄存器接口控制 模块来控制和配置硬件逻辑模块中的寄存器以及动态带宽分配算法的 上报和下配；

中断处理器模块与片上外设总线模块相连，用于读取系统产生的中 断，并处理和响应中断事件；

通用异步收/发器控制器模块与片上外设总线模块相连，用于完成 PowerPc CPU模块与外部串口的异步通讯；

同步动态RAM控制器模块与处理器总线模块相连，用于完成系统 数据和程序在片外同步动态RAM存储器中的存取；

FLASH控制器模块与处理器总线模块相连，用于控制可编程逻辑 阵列片外的启动ROM供PPC模块的启动。

其中，还包括与片上外设总线模块相连的定时器模块，用于为 PowerPc CPU模块提供中断定时服务。

其中，还包括与片上外设总线模块相连的通用并行输入/输出控制器 模块，用于完成PowerPc CPU模块与可编程逻辑阵列外部的并口的并行 通讯。

其中，还包括与处理器总线模块相连的以太网控制器模块，用于控 制PowerPc CPU和片外以太网通讯。

一种协助处理动态带宽分配算法的方法，包括以下步骤：

a：构建嵌入式PowerPc CPU子系统，当PowerPc CPU子系统上电 启动之后，对PowerPc CPU子系统进行初始化；