[发明专利]电源电压降低检测电路

说明书

技术领域

本发明涉及检测电源电压降低的电源电压降低检测电路。

背景技术

一般，半导体装置中装有检测电源电压降低的电源电压降低检测 电路。在该电源电压降低检测电路检测到电源电压小于最低工作电压 时，半导体装置就通过关闭误动作的电路或电源电压降低检测电路以 外的其余电路来消除误动作。

下面就半导体装置的最低工作电压进行说明。

图5是表示一例半导体装置的单元电路的电路图。图5的电路为 由NMOS晶体管31～34构成的NMOS级联型电流镜像电路。该电路 的最低工作电压，为NMOS晶体管31的阈值电压的绝对值与过驱动 电压之和与NMOS晶体管32的阈值电压的绝对值及过驱动电压之和 这两者相加的总电压。

图6是表示另一例半导体装置的单元电路的电路图。图6所示的 电路为由NMOS晶体管41～44构成的PMOS级联型电流镜像电路。 该电路的最低工作电压，为PMOS晶体管41的阈值电压的绝对值以 及过驱动电压之和与PMOS晶体管42的阈值电压的绝对值以及过驱 动电压之和这两者相加的总电压。

图7是表示又一例半导体装置的单元电路的电路图图7所示的 电路为由PMOS晶体管51、PMOS晶体管55～56、NMOS晶体管52、 NMOS晶体管54以及电阻53构成的恒流电路。使该电路工作的信号 被输入到PMOS晶体管55的栅极而PMOS晶体管55导通时，该电路 就工作。该电路的最低工作电压取如下两个总电压中大的一方：NMOS 晶体管52的阈值电压的绝对值及过驱动电压之和与NMOS晶体管54 的阈值电压的绝对值及过驱动电压之和这两者相加的总电压；PMOS 晶体管55的阈值电压的绝对值及过驱动电压之和与PMOS晶体管56 的阈值电压的绝对值及过驱动电压之和这两者相加的总电压。

一般，半导体装置中采用上述单元电路的情况较多，因此，半导 体装置的最低工作电压取如下两个总电压中大的一方：半导体装置内 总电压最高的2个NMOS晶体管中，一个NMOS晶体管的阈值电压 的绝对值及过驱动电压之和与另一个NMOS晶体管的阈值电压的绝对 值及过驱动电压之和这两者相加的总电压；半导体装置内之总电压最 高的2个PMOS晶体管中，一个PMOS晶体管的阈值电压的绝对值及 过驱动电压之和与另一个PMOS晶体管的阈值电压的绝对值及过驱动 电压之和这两者相加的总电压。

下面就传统的电源电压降低检测电路进行说明。图8表示传统的 电源电压降低检测电路。

传统的电源电压降低检测电路包括，输出基准电压的基准电压电 路72、用电阻75和电阻76将电源71的电源电压分压而输出分压电 压的分压电路73、将分压电压与基准电压比较而检测电源电压的降低 的差动放大电路74以及将差动放大电路74的输出端子上拉的上拉电 阻77(例如，参照专利文献1)。

[专利文献1]特开2005-278056号公报(图4)

然而，专利文献1公开的电路需包括基准电压电路、分压电路以 及差动放大电路，以致电路规模会变大，因此电流消耗也会相应增多。

发明内容

鉴于上述问题，本发明提供一种其电路规模小的电源电压降低的 检测电路。

为解决上述问题，本发明提供一种检测电源电压降低的电源电压 降低检测电路，其特征在于，包括：第一导电型的第一晶体管，该晶 体管基于所述电源电压而输出基于从所述电源电压减去了阈值电压绝 对值及过驱动电压后的电压的源极电压；所述第一导电型的第二晶体 管，该晶体管基于所述第一晶体管的源极电压而导通、截止；第二导 电型的第三晶体管，该晶体管基于接地电压而输出基于所述接地电压 加上了阈值电压的绝对值及过驱动电压后的电压的源极电压；所述第 二导电型的第四晶体管，该晶体管基于所述第三晶体管的源极电压而 导通、截止；第一恒流电路，该电路提供电流给所述第一晶体管；第 二恒流电路，该电路提供电流给所述第二晶体管及所述第三晶体管； 以及第三恒流电路，该电路提供电流给所述第四晶体管。

本发明的电源电压降低检测电路无需包括基准电压电路、分压电 路及差动放大电路，其电路规模变小，因此电流消耗也相应减少。

附图说明

图1为表示本发明的电源电压降低检测电路的电路图。

图2为表示本发明的电源电压降低检测电路的恒流电路的一具体 例的电路图。