[发明专利]数据传送电路、固态成像装置和照相机系统

说明书

相关申请的交叉引用 

本发明包含涉及于2007年5月2日向日本专利局提交的日本专利申请JP 2007-121408的主题，通过引用将其全部内容合并在此。 

技术领域

本发明涉及数据传送电路、通常诸如CMOS图像传感器之类的固态成像装置以及照相机系统，特别地，涉及包括列并行模拟-数字转换器的固态成像装置和照相机系统。 

背景技术

在1999年2月的ISSCC Digest OF Technical Papers，pp 304-305中的W.Yang等人的“An Intergrated 800×600CMOS Image System”中提出了具有列并行模拟-数字转换器(下面将简称为ADC)的CMOS图像传感器。 

图1是显示具有列并行ADC的固态成像装置(CMOS图像传感器)的结构示例的方框图。 

固态成像装置1包括用作成像部件的像素阵列部件2、水平扫描电路3、垂直扫描电路4、定时控制电路5、ADC组6、数字-模拟转换器(下面将简称为DAC)7、计数器8和减法电路9。 

像素阵列部件2具有以矩阵形式布置的单元像素21。每个单元像素21包含光电二极管和像素内放大器。 

在固态成像装置1中，产生内部时钟的定时控制电路5、控制行地址和/或水平扫描的水平扫描电路3和控制列地址和/或垂直扫描的垂直扫描电路4被配置为用于顺序读出像素阵列部件2的信号的控制电路。 

ADC组6具有多ADC(其每一个具有比较器61和存储器62)的阵列。比较器61比较从改变DAC 7产生的参考电压以具有阶梯形状(step shape)而导致的斜坡波形RAMP与通过垂直线V0、V1等、从水平线H0、H1等上的单元像素21获得的模拟信号。存储器装置62保持由计数比较时间的计数 器8计数的结果。 

ADC组6具有n位数字信号转换功能，并且被提供给在列并行ADC块63中的垂直线V0、V1等中的每一个。 

存储器装置62的输出端连接到2位带宽的水平传送线。 

然后，在其中提供与水平传送线64对应的2n个感测电路、减法电路9和输出电路。 

现在，将关于图2的定时图和图1的方框图描述固态成像装置(CMOS图像传感器)1的操作。 

在从任意行Hx上的单元像素21至垂直线V0、V1等的第一次读取变得稳定之后，通过DAC 7将其中参考电压随时间改变的阶梯形状的斜坡波形RAMP输入到比较器61，并且在比较器61中执行与任意垂直线Vx的电压的比较。 

计数器8与斜坡波形RAMP的阶梯形状波的输入并行地执行第一次计数。 

这里，当RAMP的电压和Vx相等时倒置(invert)比较器61的输出，并且同时，在存储器装置62中保持基于比较时间段的计数。第一次读取读出单元像素21的重置分量ΔV，并且重置分量ΔV内部地包含在单元像素21间变化的噪声作为偏移(offset)。 

然而，重置分量ΔV的变化通常很小，并且在所有像素中重置电平是共同的。因此，任意垂直线Vx的输出是几乎已知的。 

为此，通过在重置分量ΔV的第一次读出时调节斜坡波形(RAMP)电压，可以减少比较时间段。在该示例中，在用于7位(等于128个时钟)的计数时间段中执行ΔV比较。 

除了重置分量ΔV之外，第二次读取读出与每个像素单元21的入射光量对应的信号分量，并且执行与第一次读取的操作相同的操作。 

也就是，在从任意行Hx上的单元像素21至垂直线V0、V1等的第一次读取变得稳定之后，通过DAC 7将其中参考电压随时间改变的阶梯形状的斜坡波形RAMP输入到比较器61，并且在比较器61中执行与任意垂直线Vx的电压的比较。 

计数器8与斜坡波形RAMP的阶梯形状波的输入并行地执行第二次计数。 

这里，当RAMP的电压和Vx相等时倒置比较器61的输出，并且同时，在存储器装置62中保持基于比较时间段的计数。 

此时，在存储器装置62内的不同位置保持第一计数和第二计数。 

在以上AD转换时间段的完成之后，通过垂直扫描电路4保持在存储器装置62中的第一和第二n位数字信号通过2n条水平传送线64在感测电路和减法电路9中顺序地经历(第二信号)-(第一信号)的处理。之后，针对每一行顺序执行相同的操作，并且创建二维图像。 

发明内容