[发明专利]一种用于FPGA仿真的装置及方法

说明书

技术领域

本发明涉及数据通信领域，尤其涉及FPGA仿真技术，具体而言涉及一种用于FPGA仿真的装置及方法。

背景技术

随着数据通信技术的发展，特别是高带宽高速度的数据通信技术的出现，在数据通信芯片设计上，大规模，高速度，高复杂度的数据通信芯片设计层出不穷，尤其是基于FPGA实现的大规模逻辑设计，完成的逻辑功能既多又复杂。通常为了保证FPGA逻辑设计投入实际应用的可靠性，在投入使用前需要对设计好的FPGA逻辑进行仿真验证，为了提高仿真的效率，目前还出现了一些专门用来对FPGA逻辑进行验证仿真的装置。

现有的验证仿真装置一般包括，待测FPGA逻辑模块和仿真器，所述仿真器包括，激励报文生成模块，报文比较模块，BFM模块以及参数配置模块等，所述激励报文生成模块根据参数配置模块配置的参数生成激励报文，通过BFM模块送入待测FPGA逻辑模块，所述待测FPGA逻辑模块根据输入的激励报文，生成对应的响应报文，通过BFM模块送入报文比较模块，报文比较模块将从激励报文生成模块中读取的激励报文与所述响应报文进行比较，得出所述两种报文的异同。

由于FPGA实现的逻辑功能越来越复杂，而且目前常用的大规模FPGA设计中都带有外接RAM接口，外接RAM接口的存储规模至少在几十Mbit以上，这样在对带有RAM接口的FPGA进行仿真验证时，必须先对RAM接口进行仿真初始化，即，预置参数并对RAM进行内容读写，由于在对RAM进行初始化时，必须严格遵循读写时序要求，这样大大增加了仿真验证的时间，且随着FPGA实现的功能越来越复杂，则其外接的RAM接口芯片的数量也越来越多，使得仿真验证花费的时间大大增加，非常不利于提高FPGA逻辑仿真验证的效率。

例如，对待测FPGA逻辑模块的一个ZBT(零总线周转)的32位的SSRAM(同步静态随机存储器)接口进行初始化，该RAM接口是一种读写效率比较高的RAM，其存储规模为32M比特，其工作时间为100MHZ即周期为10ns，不算任何开销，将其内容全写为0需要1048576个周期，花费时间为1048576*10＝10485760ns，由于目前仿真装置的仿真时间和待测FPGA逻辑模块的运行时间基本上保持1min：25000ns的比例，从上述分析可以获知仅对RAM接口进行初始化的时间是10485760/25000＝419.4304(分钟)，约为七小时，而且还要对RAM进行参数配置也需要较长时间，这样使得仿真验证耗时极大。

综上所述，目前迫切需要一种新的FPGA仿真装置可以高效快速的进行FPGA的仿真验证。

本发明专利申请中涉及到的专业术语及一些重要缩写：

FPGA：Field Programmable Gate Array现场可编程门阵列，一种可编程的芯片。

DUT：Design under testing待验证设计(指的是待验证FPGA逻辑模块)。

Testbench：用于验证FPGA的仿真器。

RAM：随机存储器。

BFM：Bus Function Model总线功能模型，它是用来模拟各种接口以及总线行为的一个模型，Testbench通过它和待验证FPGA逻辑模块来进行沟通。

发明内容

本发明的目的是提出一种用于FPGA仿真的方法及装置，主要用以解决目前针对FPGA逻辑仿真验证时间长，效率低的问题。

为了解决上述问题，本发明具体是这样实现的：

一种用于FPGA仿真的装置包括，配置模块、随机存储器RAM、激励报文产生模块、报文比较模块、存储模块和总线接口模块，RAM填充器；

所述配置模块，将根据随机设计要求确定的报文参数进行配置和保存；

所述激励报文产生模块，输入连接配置模块，用于生成激励报文，并将激励报文送至存储模块；

所述总线接口模块，连接待测FPGA逻辑模块，提供测试FPGA逻辑模块所需的接口和总线；

所述报文比较模块，输入连接存储模块，用于比较激励报文及其经由待测FPGA逻辑模块输出的响应报文，并将比较结果返回存储模块保存；

所述RAM填充器，输入连接配置模块，用于对随机存储器RAM进行内容填充。

所述的用于FPGA仿真的装置，还包括：

脉冲产生模块和仿真采样模块，

所述脉冲产生模块，输入连接配置模块，用于产生控制仿真采样模块的脉冲信号；