[发明专利]静电放电防护的电源箝制电路

权利要求书

1.一种静电放电(ESD)防护的电源箝制电路，其形成一集成电路的一部 分，该集成电路具有一高压电源线及一低压电源线，该静电放电防护的电源箝 制电路包括：

一ESD瞬时检测电路，电性连接于该高压电源线及该低压电源线之间；

及

一主电路，由该ESD瞬时检测电路所驱动且电性连接于该高压电源线及该 低压电源线之间，包括：

一第一晶体管，具有一栅极、一漏极、一源极及一基板，该栅极电性 连接于该ESD瞬时检测电路，该漏极及该源极电性连接于该高压电源线及该低 压电源线之间；及

一场氧化层装置，具有三端及一基板，该三端电性连接于该高压电源 线及该低压电源线之间，该场氧化层装置的该基板电性连接于该第一晶体管的 该基板；

该ESD瞬时检测电路包含：

一电阻，具有一第一端及一第二端，该电阻的该第一端电性连接于该 高压电源线；

一电容，具有一第一端及一第二端，该电容的该第一端电性连接于该 电阻的该第二端，该电容的该第二端电性连接于该低压电源线；

一PMOS晶体管，具有一源极、一栅极及一漏极，该PMOS晶体管的该 源极电性连接于该高压电源线，该PMOS晶体管的该栅极电性连接于该电阻的 该第二端及该电容的该第一端，该PMOS晶体管的该漏极电性连接于该第一晶 体管的该栅极；及

一NMOS晶体管，具有一漏极、一栅极及一源极，该NMOS晶体管的该 漏极电性连接于该PMOS晶体管的该漏极，该NMOS晶体管的该栅极电性连接 于该电阻的该第二端及该电容的该第一端，该NMOS晶体管的该源极电性连接 于该低压电源线。

2.如权利要求1所述的静电放电防护的电源箝制电路，其中该第一晶体管 是一NMOS晶体管。

3.如权利要求1所述的静电放电防护的电源箝制电路，其中该场氧化层装 置是一场NMOS晶体管。

4.如权利要求1所述的静电放电防护的电源箝制电路，其中该场氧化层装 置是一硅控整流体。