[发明专利]数据传送装置、时钟切换电路和时钟切换方法

说明书

交叉引用

本申请基于并且要求2007年3月22日递交的日本专利申请No.2007-074407的优先权，将其全部结合在此作为参考。

技术领域

本发明涉及一种数据传送装置、时钟切换电路和时钟切换方法，更具体地，涉及一种选择多个串行数据信号之一以传输所述信号的数据传送装置，用于选择多个时钟之一的时钟切换电路和时钟切换方法。

背景技术

用于执行高速串行通信的串行通信系统是公知的。在串行通信系统中，在数据传送装置之间传输诸如视频数据和语音数据之类的串行数字数据。在串行通信中，可以使用多个传输系统。在串行通信中，重要地是无需中断数据传送装置的数据就在传输系统之间执行切换。例如，在日本专利申请未审公开No.2000-151568中公开了一种能够执行无中断切换的切换装置。

例如，在电视(TV)广播站的设备中，为了容易地连接视频装置，将数字视频信号作为串行信号传输。使用光纤将所述串行信号传输至另一个广播站。将SMPTE259M(对于标准清晰度SD)和SMPTE292M(对于高清晰度HD)用作适用于广播站的串行数字接口(SDI)的标准。将两个传输系统(主系统和备用系统)用于在广播站中以及广播站之间的串行视频信号的传输。当在使用主系统传输期间发生错误时，将用于传输的系统从主系统切换到备用系统。在切换时，需要在保持与主系统相同传输质量的同时无瞬时中断地执行切换。

图6是示出了现有技术的数据传送装置结构的方框图。所述数据传送装置具有无中断切换功能。

第一串行-并行转换器(S/P)110接收第一系统的串行数据(DS1)。在根据DS1重新产生数据之后，第一S/P 110执行并行转换并且输出并行数据(DP1)。另外，第一S/P 110重新产生用于DP1随后的并行-串行转换的并行时钟(PCLK1)。类似地，第二S/P 120根据第二系统的串行数据(DS2)重新产生并行数据(DP2)和并行时钟(PCLK2)。

实际上传输DP1和DP2之一。通过预定的开关(未示出)选择并行数据DP1和DP2之一，并且将选定的数据输出未并行数据(DP0)。将DP0输出至并行-串行转换器(P/S)130。

时钟切换单元(CSU)150接收PCLK1和PCLK2，选择PCLK1和PCLK2作为PCLK0，并且向P/S 130输出PCLK0。选定的并行时钟是与选择作为DP0的并行数据相对应的并行时钟。例如，如果选择DP1作为DP0，选择PCLK1作为PCLK0。如图6所示，CSU 150包括时钟开关151和锁相环(PLL)154。时钟开关151选择PCLK1或PCLK2，并且将选定的一个输出至PLL 154作为时钟PCLK0。PLL 154向P/S 130输出PCLK0。

P/S 130与PCLK0同步地执行所接收的DP0的并行-串行转换以产生串行数据(DS0)，并且输出所产生的数据。

当在用于传输的使用中系统中发生错误时，切换用作DP0的并行数据。例如当已经选择并行数据DP1作为用于传输的DP0时，将用作DP0的并行数据切换为DS2。因此，时钟开关151选择并行时钟PCLK2作为待输出至P/S 130的并行时钟(PCLK0)。

系统的切换与系统中串行数据之间的相位差无关地执行，即DS1和DS2之间的相位差。当切换系统中的串行数据时，PLL 154调节PCLK0的相位以便符合并行时钟的相位变化。然而，如果与系统中的串行数据之间的信号差无关地执行切换，在PCLK0中发生抖动，直到PLL 154已经完全地符合相位变化为止。

在上述SDI的标准中规定了定时抖动和对齐抖动的可允许量。对于定时抖动，规定抖动频率必须等于或大于10Hz。抖动频率意味着相位与基准值偏移的变化率。SMPTE259M标准规定了对于作为标准清晰度的SD，定时抖动在0.2UI(单元间隔)内。即，规定了定时抖动等于或小于系统的时钟周期的20％(当频率是270MHz时是0.74ns)。可以通过使PLL响应变慢来减小切换时的抖动。然而，难以满足在标准中规定的0.2UI的值。