[发明专利]时钟和数据恢复电路以及包括其的通信设备

说明书

技术领域

本发明涉及一种时钟和数据恢复电路以及包含所述时钟和数据恢复电路的通信设备。

背景技术

通用串行总线(USB)是一种用于将个人计算机连接到外围设备的标准。USB 2.0是用于最大传输率为480Mbps的串行通信的高速USB标准。随着其传输速率的极大提高和减少的系统负载，USB 2.0已被广泛使用。

在串行通信中，在没有时钟的情况下，通过使用小幅度差分信号在一对数据线D+和D-上发送和接收数据，通常，接收机从接收数据中提取时钟，然后利用所提取的时钟对接收数据进行采样来获得数据。用于从接收数据中提取时钟和数据的电路称为时钟和数据恢复电路(通常称为CDR电路)。

在高速串行接口中使用的CDR电路是根据接收数据中的转换来重新生成时钟的技术。CDR电路通常使用模拟锁相环路(PLL)来提取与接收数据的边沿同步的时钟以及利用所述时钟来对接收数据进行采样。

由于利用精细制造工艺将数字电路块集成到大规模集成(LSI)电路上，所以甚至对于诸如USB 2.0的传输速率之类的串行传输速率迅速增加的情况，高速操作也成为可能。然而，不容易将精细制造工艺应用于具有类似于数字电路块尺寸的尺寸的模拟电路块。结果，如果LSI电路包括传统模拟PLL，则电路成本相当高。

对于在设备中的电路板之间或者LSI电路之间的连接，近来已使用诸如PCI Express的高速串行接口。然而，在为每一信道提供模拟PLL时，信道数量的增加不仅为总线付出成本代价，也带来了噪声干扰。

存在利用数字PLL而不是模拟PLL的高速串行接口电路。然而，数字PLL需要具有至少多于所提取时钟频率的频率的三倍频率的操作时钟。因此，考虑到成本和功率损耗的增加，难于将数字PLL应用于近来的高速串行通信系统中。

无论是模拟的还是数字的，PLL都利用所提取的时钟对接收数据进行采样来重新生成数据。由于由PLL提取的时钟与接收机上的时钟不同步，所以在数字LSI设计中常用的同步设计技术不可用，并且因而，增加了包括设计验证的开发时间。

存在多种不采用模拟电路来重新生成时钟和数据的CDR电路。然而，这样的CDR电路需要利用多相位的时钟来对数据进行采样的大电路块。由于具有不同延迟的多个相位时钟需要一起输入(重新同步)，所以甚至采用数字电路也难于实现研究电路的运转特征所需的布局和仿真。特别地，对于更高速度的操作，这种难度显著增加。

在串行传输操作中，在发送侧的串行时钟的频率可能和接收侧的串行时钟的频率不同。为了吸收它们之间的频率差，需要缓冲器(通常称为弹性缓冲器)。弹性缓冲器包括先进先出(FIFO)寄存器，在所述FIFO寄存器中，同步于从接收数据提取的时钟(即发送侧的串行时钟)写入数据，以及同步于接收侧的串行时钟读取数据。由于写入操作和读取操作不是同步的，所以需要通过异步电路来控制这些操作的定时，这使得研究电路的运转特征的电路和仿真复杂化。可以通过利用一种时钟而与CDR电路协同工作的弹性缓冲器来解决这个问题。然而，还没有公开这样的弹性缓冲器。

为了解决上述问题，提出了另一方法，其中利用多个相位时钟来采样数据，并且根据采样数据的模式来确定时钟模式。然而，难于定性地确定CDR电路中的每一参数。因此，优选地，除了根据接收数据中的转换来重新生成时钟之外，CDR电路还可以设置响应所述转换(PLL的环路增益)的时间周期以及在接收数据和时钟之间的相位差(PLL的稳态误差)，作为参数。然而，难于利用传统技术来实现这样的设置。

发明内容

本专利说明书描述了一种创新的时钟和数据恢复电路，所述时钟和数据恢复电路包括：时钟输出单元，用于输出N个相位时钟，每一个相位时钟具有彼此相隔时间T2的相位偏移，所述时间T2是通过将在给定频率上接收机的参考时钟的周期P1除以N而获得的，其中N是等于或大于3的整数；采样单元，用于每一时间T2获取串行传输的采样数据；第一转换单元，用于每周期P1将采样数据转换成第一N位的并行数据；第二转换单元，用于将第一N位的并行数据转换成指示在采样数据中的变化点的第二N位的并行数据；以及数据输出单元，用于使用第二N位的并行数据作为相位信息的输入，并且输出大致指示在采样数据中的变化点的中央位置的第三N位的并行数据，在大致等于由第三N位的并行数据指示的中央位置的位置上的第一N位的并行数据的数据被确定为恢复的数据。

该专利说明书还描述了一种包括上述时钟和数据恢复电路的创新的通信装置。

附图说明