[发明专利]一种频率动态可变的数字电路时钟源的实现方法

说明书

技术领域

本发明一般涉及含有同步时序数字电路的系统，诸如需要动态改变性能和功耗的各种含同步时序电路的电子设备，采用本发明的方法可以实现动态的、超过三个数量级频率范围的数字电路时钟频率控制，最大限度的减少电子设备的无效功耗。具体地说，本发明涉及的是用控制时钟频率的方法来动态控制电子设备的性能和功耗；在电子系统少有或没有工作任务时，使系统工作在足够低的时钟频率下，达到降低系统功耗的目的；在电子系统工作任务增加时，可以实时的将系统时钟频率提高来满足系统的性能要求，时钟频率可以实时提高直至最高工作频率。 

背景技术

在现实生活中，很多含同步时序电路(如电子数字计算机)的电子设备的并不总是满负荷工作，为了降低功耗，在系统轻载或无载时停止部分电路的工作、让系统进入待机状态或睡眠状态是常见的减少无效功耗的方法，对于需要实时的从低功耗状态恢复到满负荷工作状态的电子设备，这些降低功耗的方法是难于满足要求的。 

现在的同步时序电路基本都是CMOS数字电路，CMOS数字电路的性能和动态功耗都与时钟频率成正比，而且CMOS数字电路的静态功耗很低几乎可以忽略不计，如果实时动态的控制CMOS数字电路的时钟频率，就可以使含同步时序电路的电子设备具有最佳的性能和功耗比值。 

本发明提供了一种动态控制数字电路系统时钟源工作频率的实现方法，时钟频率的实时变化范围可以超过3个数量级，因此可以在系统少或轻载时降低系统时钟频率，使系统工作在可以用电池供电的低功耗状态下，而且不用进入待机或睡眠状态，当系统负载增加时，在几个时钟周期内即可以提高时钟频率直至最高工作频率来满足性能要求，实现电子设备的高性能和低功耗。 

采用本发明提供的方法，一个同步数字电路系统可以有多个不同频率的时钟源，例如三个频率的时钟源，一个低频时钟(1-1000KHz)使系统的功耗降到极低的水平，一个中频时钟(1-100MHz)使系统工作在中等性能下，一个高频时钟(0.1-10GHz)使系统的性能发挥到极限，切换时钟源只需要几个时钟周期，不需要的时钟源可以停止工作而进一步降低功耗。由于时钟源的频率变化耗时少，系统可以为每个工作任务设定一个工作时钟频率，一个工作任务获得对系统的控制后，首先将时钟频率设置为本工作任务的时钟频率，任务调度持续重新获得对系统的控制后，再将时钟频率恢复为任务调度时钟频率，这样就可以保持对工作任务请求的实时响应和执行，又可以及时将系统恢复到低功耗状态。 

发明内容

本发明的方法提供了一种同步时序数字电路的频率动态可变的时钟源电路的实现方法，时钟源电路由如下部件的全部或部分构成，每个部件的数量可以是0或1或更多： 

1.带或不带使能控制信号的参考时钟源； 

2.频率动态可变的时钟信号发生器； 

3.可变分频系数的分频计数器； 

4.基于相位锁定环(Phase Lock Loop)或延时锁定环(Delay Lock Loop)的频率倍增振荡器。 

采用本发明的方法实现的动态可变频率时钟源电路，可以满足各种静态或(和)动态同步时序数字电路系统的要求。时钟输出的频率范围没有限制，既可以是电路最高工作频率，也可以是比电路最高工作频率低数个数量级的频率。时钟输出既可以是占空比为1∶1的单相或多相信号，也可以是占空比不是1∶1的单相或多相信号。 

附图说明

以下首先对本发明说明书的附图进行简单的介绍，然后再结合这些附图对本发明的各个实施范例进行介绍，说明本发明的原理和优点。 

在附图中： 

图1为按照本发明的一个优选实施范例设计的参考时钟源(0000)的示意图。 

图2为按照本发明的一个优选实施范例设计的时钟信号发生器(1000)的电路结构框图。 

图3为按照本发明的一个优选实施范例设计的分频计数器(2000)的电路结构框图。 

图4为按照本发明的一个优选实施范例设计的倍频时钟源(3000)的示意图。 

图5为按照本发明的一个优选实施范例设计的中速时钟发生器(4000)的电路结构框图。 

图6为按照本发明的一个优选实施范例设计的高速时钟发生器(5000)的电路结构框图。 

图7为按照本发明的一个优选实施范例设计的中速动态时钟源(6000)的电路结构框图。