[发明专利]可执行于计算机系统的电路设计修改方法

说明书

技术领域

本发明涉及一种电路设计修改方法，尤其涉及可执行于一计算机系统中的电路设计修改方法。

背景技术

如图1所示的传统集成电路设计流程中，设计者大多使用寄存器转移层次(Register Transfer Level，以下简称RTL)的硬件描述语言(HardwareDescription Language)，例如常见的Verilog HDL来描述想发展的集成电路，而上述硬件描述语言经过电子设计自动化(Electronic Design Automation，简称EDA)工具程序(例如Verilog模拟器)来完成功能验证后所产生的硬件描述语言码(HDL code)S0，便在设计者所指定，例如是面积(size)和目标时间(targettiming)的限制参数(Constraint)的条件下进行步骤101的“最佳化合成动作”(Synthesis with Optimization)，进而产生出一符合面积(size)和目标时间(targettiming)的电路描述(circuit)C0。而当布局前的模拟(Pre-layout Simulation)符合规格之后(本图未示出)，电路描述将开始进行步骤102的物理设计(physical design)，其中可包含元件配置(placement)、绕线(route)、时钟脉冲电路合成(clock tree synthesis)以及时序最佳化(timing optimization)等步骤，最后产生了布局后的电路(post-layout circuit)L0。L0与C0主要的差别在于L0比C0多了在进行时钟脉冲电路合成与达成时序最佳化时所加入的电路元件(cells)。

然而，当发现设计上有错误或制定的规格有所改变时，设计者通常选择直接在布局后的电路(L0)上进行逻辑功能(Logical Function)的修改，而此动作通常被归为工程改版(Engineering Change Order，简称ECO)的程序。然而，直接在布局之后的电路(L0)上进行逻辑修改的主要原因，是因为当寄存器转移层次的硬件描述语言码S0进行修改后若再经过一次如步骤102所示的整体物理设计过程，那将是一件相当耗时的工作，因此设计者会选择直接在布局后的电路(L0)加入少量的修改逻辑电路，使得在物理设计过程中也只是需要进行增量(Incremental)部份的元件配置和绕线的工作，进而缩短时间的耗费而加速产品的推出。

因此，昔日的工程改版的方法，是如图1所示的手动式工程改版(ManualECO)的过程，其中，设计者对修改后的寄存器转移层次的电路(Sn)进行模拟(Simulation)并符合规格之后，如图1中的步骤103，根据Sn中的修改内容(例如图中所示的f2)而用人力在布局后的电路(L0)上找出适合修改的元件(例如图中所示的n2)，接着如步骤104所示，是加入符合规格的少量逻辑电路元件(例如图中所示的工程改版逻辑门(ECO logic)100)，而所述工作都是困难又耗时的工作。

但是往往这些修改的信号线在最佳化的电路合成时，有可能被逻辑简化(Logic Minimization)，或者被隐藏在逻辑门本发明通过下列附图及详细说明，得到一更深入的了解：

之中，或者变成无意义的信号名称，使得设计者在布局后的电路(L0)上不容易找到相对应的修改元件，因此寻找适合修改的元件的动作，对设计者是一件困难又耗时的工作。又假若已经在布局后的电路(L0)上已找到适合修改的元件之后，设计者必须根据布林代数及逻辑电路设计的经验，才能规划出可符合规格的少量逻辑电路元件，此工作又是一件耗时的工作。

而为了能改善上述问题，如图2所示的逻辑锥(logic cone)便被应用进来，在下文先介绍逻辑电路和逻辑锥(logic cone)的关系。逻辑电路可经由步骤20的扇入追踪(Fan-In Trace)的动作而建立出逻辑锥的数据结构，而由图2的示意图可清楚得知，所有阶层式的模块化的逻辑电路(hierarchical module-baselogic circuit)，都可由逻辑锥(logic cone)所组合而成，而逻辑锥(logic cone)的定义如下：

1.逻辑锥必包含一个终点元件(end element)和N个起点元件(startelement)，而N＝1，2，3…n；

2.终点元件(end element)可为输出端点(primary output port)或循序元件(sequential element)或黑盒子(black box)的输入管脚(input pin)；以及