[发明专利]用于数字集成电路设计的最佳极性搜索方法

说明书

技术领域

本发明涉及一种数字集成电路的设计方法，尤其是涉及一种用于数字集成电路设计的最佳极性搜索方法。

背景技术

信息、物质和能源是现代社会赖以生存的三大要素，其中信息产业成为上世纪末以来发展最快的产业。目前信息电子产品己经成为现代信息社会文明和进步的标志，而集成电路对信息产业起着支撑的作用。随着电子技术的飞速发展，电路的工作速度越来越快，集成电路的集成度也越来越高，这导致了功耗的急剧增加。功耗的不断增加，不仅使各种便携式设备遇到电源方面的问题，而且芯片的过热亦易导致它们工作的失效及寿命的缩短，同时也使得芯片的封装更加困难。这一切使得降低功耗成为集成电路设计中除了速度和面积之外需要考虑的又一个重要设计参数。

目前，集成电路的低功耗研究主要集中在两个方面——低功耗电路设计和低功耗自动综合算法开发。由于计算机技术在超大规模集成电路(VLSI)设计中的广泛应用，使得传统的手工设计已经完全由计算机辅助(CAD)设计所取代，进而传统的VLSI设计的程序也发生了根本的变化。VLSI制造前的各种性能优化不仅成为可能，而且成为必要的设计步骤。这些步骤为缩短生产时间，提高产品的质量和产品的成品率起到了保证。因而VLSI制造水平的高低从某种意义上说取决于VLSI工艺的水平和VLSI的CAD工具的先进程度。因此低功耗自动综合算法作为计算级辅助设计中的一个部分，在VLSI综合优化方面重要性显而易见。

当前，低功耗集成电路设计以布尔逻辑为基础，并已建立了相对系统的自动设计方法。但是大量的研究已经表明，相比于用传统布尔逻辑实现的电路，用Reed-Muller(RM)逻辑实现的电路(如算术电路、奇偶校验电路、通信电路等)在功耗、面积、速度等方面体现出了巨大的优势。因此，建立以RM逻辑为基础的低功耗自动设计方法对于目前以布尔逻辑为主的低功耗集成电路设计将是一个很好的补充。与布尔逻辑电路相类似，RM逻辑电路也可以具有两种相对应的形式，即XOR/AND(异或/与)形式和XNOR/OR(同或/或)形式。目前，对RM逻辑电路的综合优化，主要集中在XOR/AND形式上。事实上，由于XNOR/OR形式在实现逻辑函数最小化方面具有其独到之处，因此，对以XNOR/OR形式为基础的逻辑电路进行综合优化有其现实意义。

对于一个由n个门组成的电路，具有2ⁿ个固定极性逻辑电路，与之相对应的有2ⁿ个不同的XNOR/OR逻辑展开式。故极性决定着XNOR/OR逻辑函数的繁简，进而影响着XNOR/OR电路功耗、面积、速度等方面的性能。因此，搜索XNOR/OR逻辑展开式的最佳极性，实现XNOR/OR电路功耗、面积等方面的最优化就显得很有必要。

发明内容

本发明所要解决的技术问题是提供一种用于数字集成电路设计的最佳极性搜索方法，能够获得功耗较低的XNOR/OR逻辑电路，实现功耗和面积的同时优化。

本发明解决上述技术问题所采用的技术方案为：一种用于数字集成电路设计的最佳极性搜索方法，它包括以下步骤：①在判断输入信号概率值大小的基础上，通过对输入信号概率值的调整，对多输入XNOR门的功耗算法进行优化；②建立XNOR/OR电路功耗估计模型，通过低功耗分解，得到整个XNOR/OR电路的开关活动性，并进而得到电路的成本TotalCost，表示为函数：

TotalCost＝α*SaCost+(1-α)*AreaCost

其中，SaCost表示XNOR/OR电路总的开关活动性，AreaCost表示二输入XNOR门和OR门的数量，α为功耗和面积的权重，取值为：0＜α＜1；③用快速列表极性转换算法来实现从布尔函数最大项到0极性下的XNOR/OR电路展开式的转换，用所建立的功耗估计模型检测该展开式，得到其功耗和面积值，并据此计算成本值；④将0极性下的功耗、面积和成本值作为最小功耗、最小面积和最小成本值，然后依格雷码顺序用基于列表技术的极性间转换算法，由0极性下的XNOR/OR电路展开式依次得到其余2n-1个极性下的XNOR/OR电路的展开式，并用功耗估计模型逐一检测这些展开式，得到相应极性下XNOR/OR电路的功耗、面积和成本值；⑤根据当前值小于最小值即更新的原则，以成本值的大小为评判依据，不断更新最小功耗、最小面积、最小成本值和最佳极性的值；最后得到XNOR/OR电路最小功耗、最小面积、最小成本值和最佳极性。