[发明专利]一种超宽带系统的双采样两步式折叠内插模数转换器

说明书

技术领域

本发明属集成电路技术领域，具体涉及一种应用于正交频分多路复用——超宽带(OFDM-UWB)系统的6位600兆赫兹双采样两步式折叠内插模数转换器。

背景技术

目前高速中等分辨率的模数转换器在高速数据通信、液晶显示驱动、数字示波器、硬盘驱动电路等方面有着广泛的应用。模数转换器是高性能混合信号系统中的最重要的核心技术之一，而CMOS高速模数转换器设计更是其中的一个技术瓶颈，始终是国际上研究的热点和重点。在OFDM-UWB系统中应用的高速模数转换器还需要满足低电压、低功耗的要求，更是设计上的难点。

对高速模数转换器而言，较常采用的电路结构为全并行结构。图1是一个3比特全并行模数转换器的示意图。全并行模数转换器主要由参考电阻串10、第一级预放大阵列11、第二级预放大阵列12、比较器阵列13和数字编码电路14组成，其中参考电阻串10、第一级预放大阵列11、第二级预放大阵列12、比较器阵列13构成了全并行模数转换器的模拟部分。它的模拟部分的硬件开销都与模数转换器的精度成指数关系。3比特的全并行模数转换器每一级预放大阵列消耗预放大器7(2³-1)个，消耗比较器7(2³-1)个。

为了减少预放大器的功耗，引入了内插技术来减少预放大器的个数。图2是一个3比特内插系数为2的全并行模数转换器。它主要包括参考电阻串20、第一级预放大阵列21、第二级预放大阵列22、比较器阵列23和数字编码电路24，其中第一级预放大阵列21中还包括预放大器210和内插电阻211。在采用了内插技术后，第一级预放大阵列的预放大器的个数减少为4(2³÷2)个。内插系数越大，第一级预放大阵列的预放大器减少的个数越多。如果在第二级预放大阵列中也采用内插技术，那么第二级预放大阵列的预放大器个数也会减少。但是比较器的个数不会因为内插技术的引入而减少，并且随着工作频率的不断提高，比较器的功耗也不断提高。

为了减少比较器的功耗，折叠技术被引入，从而产生了折叠内插结构的模数转换器。它继承了全并行结构良好的速度性能，特别在精度提高之后，它的功耗会远小于全并行结构。图3是一个3比特全并行模数转换器采用了折叠技术之后的示意图。它主要包括参考电阻串30、预放大阵列31、折叠阵列32、比较器阵列33和数字编码电路34，其中预放大阵列31中还包括预放大器310和内插电阻311。折叠电路把多个预放大器产生的过零点通过一个输出端输出，从而减少了比较器的个数，节省了比较器的功耗。

图4是折叠的工作原理图。经过8次折叠，比较器的数目可以较少到原来的，但是输出会产生周期性的变化，因此需要额外的电路来指定输出处于哪个周期内。因此一个完整的折叠内插模数转换器需要两个并行处理的子转换器。其中一个称为粗子转换器，另一个称为细子转换器。一般，粗子转换器由全并行结构实现，而细子转换器采用折叠内插结构。粗子转换器是用来确定细子转换器的输出处于哪个周期。事实上折叠内插模数转换器的细子和粗子转换器都需要处理整个模拟输入范围内的信号，因此对于更高精度的模数转换器来说，这种结构仍需要较大的硬件开销。

发明内容

本发明的目的在于提出一种能进一步节省硬件消耗的应用于正交频分多路复用一超宽带系统6比特600兆赫双采样两步式结构的折叠内插模数转换器。

本发明提出的折叠内插模数转换器，采用两步式结构，其结构如图5所示。它包括采样保持电路、粗子转换器、参考电平选择电路、细子转换器和数字编码电路；在两步式结构中，模拟信号首先通过采样保持电路，它保持阶段的信号被送到粗子转换器进行量化，同时也被送到细子转换器；粗子转换器的量化结果送入参考电平选择电路，参考电平选择电路的输出进入细子转换器，细子转换器根据参考电平选择电路输出的参考电平对采样保持电路的保持结果进行量化；粗子转换器和细子转换器的结果都送入数字编码电路。较折叠内插模数转换器而言，采用了两步式结构以后，细子转换器无需处理整个模拟输入范围内的信号，它只需根据粗子转换器确定的范围进行量化即可。因此减少了折叠内插模数转换器的硬件复杂度。

本发明中，上述采样保持电路采用一种双采样的采样保持电路，如图6所示。它包括6个开关和2个保持电容；进行信号采样的开关1和开关2都由栅压自举开关实现，开关3、开关4、开关5和开关6都由CMOS开关实现；时钟Φ1、时钟Φ2、时钟Φ3、时钟Φ4、时钟Φ5和时钟Φ6分别控制开关1、开关2、开关3、开关4、开关5和开关6；V1输出端提供粗子转换器输入信号，V2输出端提供细子转换器输入信号。