[发明专利]一种高速多协议数据传输系统和方法

权利要求书

1.一种高速多协议数据传输系统，包括CPU和逻辑模块两个部分，其特征在于，所述CPU通过PCI总线与所述逻辑模块相连，所述逻辑模块，包括PCI设备标准接口单元、数据接收接口单元、数据发送接口单元、控制单元、协议处理单元，其中：

所述CPU在需要发送数据时，在缓存描述符中设置控制字，通过PCI总线经PCI设备标准接口通知所述逻辑模块的控制单元开始发送，所述控制单元通知所述数据发送接口单元从所述CPU在缓存描述符中指定的地址获取待发送的数据并发送出去，待发送完成后所述控制单元向CPU发送一个发送中断；

所述逻辑模块在接收到数据时，所述协议处理单元对所述数据接收接口单元所接收的数据进行协议处理，并将协议处理后的数据传输到当前缓存描述符所指向的缓存处，然后向CPU发送一个接收中断。

2.如权利要求1所述的高速多协议数据传输系统，其特征在于，

所述缓存描述符，是由CPU与逻辑模块预先约定的，包括控制状态域、数据长度域、数据地址域和保留域，其中：

控制状态域，用于标示此缓存描述符的状态和命令；

数据地址域，用于标示要发送/接收数据包的地址；

数据长度域，用于标示数据包的长度。

3.如权利要求2所述的高速多协议数据传输系统，其特征在于，

所述CPU在收到所述接收中断后，则判断当前缓存描述符的控制状态域是否有帧，如果有，则开始接收数据，并更新缓存描述符的地址域指向的缓存，设置控制状态域为无数据状态，当前缓存描述符的编号加1；所述CPU重复上述步骤直至接收完全部数据为止。

4.一种高速多协议数据传输方法，用于实现CPU通过PCI总线与所述逻辑模块进行数据传输，包括如下步骤：

所述CPU与所述逻辑模块预先约定缓存描述符，并在CPU初始化时建立所述缓存描述符链表；

在所述CPU需要发送数据时，在所述缓存描述符中设置控制字，并通过PCI总线通知所述逻辑模块开始发送，所述逻辑模块从所述CPU在缓存描述符中指定的地址获取待发送的数据并发送出去，待发送完成后向CPU发送一个发送中断；

在所述逻辑模块接收到数据时，所述逻辑模块对所接收的数据进行协议处理，并将协议处理后的数据传输到当前缓存描述符所指向的缓存处，然后向CPU发送一个接收中断。

5.如权利要求4所述的高速多协议数据传输方法，其特征在于，

所述缓存指示符包括控制状态域、数据长度域、数据地址域和保留域，其中：

控制状态域，用于标示此缓存描述符的状态和命令；

数据地址域，用于标示要发送/接收数据包的地址；

数据长度域，用于标示数据包的长度。

6.如权利要求5所述的高速多协议数据传输方法，其特征在于，

所述CPU根据所述缓存描述符进行初始化时，建立缓存指示符链表并将第一个缓存指示符的地址配置给所述逻辑模块的首个发送控制寄存器。

7.如权利要求6所述的高速多协议数据传输方法，其特征在于，

所述链表中缓存描述符的个数是根据实际数据传输的流量来评估确定。

8.如权利要求6所述的高速多协议数据传输方法，其特征在于，所述方法进一步包括：

所述CPU在收到所述接收中断后，则判断当前缓存描述符的控制状态域是否有帧，如果有，则开始接收数据，并更新缓存描述符的地址域指向的缓存，设置控制状态域为无数据状态，当前缓存描述符的编号加1；

所述CPU重复上述步骤直至接收完全部数据为止。