[发明专利]基于PMD的链路故障检测与恢复方法以及相应装置

说明书

技术领域

本发明涉及用于实现高速以太网的CTBI技术，尤其涉及CTBI技术中基于PMD的链路；更具体地说，本发明涉及一种基于PMD的链路故障检测与恢复方法以及相应的装置。

背景技术

IEEE 802.3 HSSG高速研究组于去年成立，志在开发速率大于10Gb/s的下一代以太网标准；并在今年7月确定了标准的项目核准需求，以开发40Gb/s&100Gb/s两种速率的以太网标准。

经过可行性分析，HSSG从总体框架上来看，主要有APL(Aggregationat Physical Layer，物理层聚合)技术和CTBI(Century Gigabit Ethernet BitInterface，百吉以太网十比特电子接口)技术两种实现方式。其中：

APL技术来自于802.3ah中的PME聚合技术，其技术框架如图1所示，主要应用于多个低速链路的聚合，以增加带宽、提供冗余。一般来说，通过制定相应的APL控制协议，APL技术具有较好的延展性和容错性，对多端口PHY适应良好。

CTBI技术的技术框架如图2所示，其采用标准的64B/66B PCS编码方法(参见IEEE 802.3 chapter 49)，在PCS(Physical Coding Sublayer，物理编码子层)与PMA(Physical Medium Attachment，物理媒体接入子层)之间采用10通道的电子接口CTBI。这里的PMA则实际上是一个变速箱(GearBox)，将10通道变为n个PMD(Physical Medium DependentSublayer，物理媒体相关子层)通道，而通道可以指不同的波长、光纤或电缆。

Cisco专家Mark Gustlin在其提案“100GE and 40GE PCS Proposal”中重点阐述了Virtual Lane(虚通道)的概念，虚通道的数目一般取为电子接口CTBI与PMD最小公倍数；在PCS中将编码的数据划分为不同的虚通道，再复用到CTBI接口上。CTBI技术的好处在于保证每一个虚通道的数据总是通过同一个通道，并有利于调整数据比特次序。

图3示出了4个通道，20个虚拟通道的PCS的实现流程，且图4示出了图3中PCS发送/接收比特流的示意图。如图4所示，每一数据块的大小为66比特。并且，为了调整不同的通道的歪斜(skew)，需要每隔一定的66B块插入一个校对标记(Alignment Marker)，而图5示出了校对标记一个可能的格式示例。如图5所示，校对标记包含Frm、TBD、BIP、VL#等字段，其中：Frm1和Frm2为0x5566，BIP(Bit InterleavedParity)为交叉奇偶校验，VL#为虚通道号。

图6示出了PMA/PMD的实现框图，其中基于PMD的链路由4个物理通道组成；PMA实际是一个变速箱，将10个电子通道变为4个通道，且变速箱的详细描述可参见IEEE 802.3 chapter 49.2.7。

迄今为止，虽然涉及利用CTBI实现高速以太网的技术文献有很多，然而其中却没有一个论及基于PMD的链路的故障检测与恢复。

发明内容

有鉴于此，本发明目的在于提供一种基于PMD的链路故障检测与恢复方法，以填补现有CTBI技术在基于PMD的链路故障检测与恢复方面的空白。

同时，本发明另一目的在于提供一种基于PMD的链路故障检测与恢复装置，以支持上述方法的实施。

为了达到上述目的，本发明公开了一种基于PMD的链路故障检测与恢复方法。该方法应用在包含至少两个通道的基于PMD的链路的两端，主要包括有下列步骤：所述链路的一端检测各所述通道在本端接收到的数据类型以及相应的接收状况，并根据所述检测结果和/或接收到的指令将各所述通道在本端分别标记为无效状态、空闲状态、或使用状态，同时向其对端发送相应的状态标记通知；其中，所述无效状态是指通道出现了接收错误，所述空闲状态是指通道的接收正常却不被用作数据传输通道，所述使用状态是指通道的接收正常并被用作数据传输通道。并且，一般来说，通道出现了接收错误是指该通道连续丢失了四个校对标记。