[发明专利]一种降低CPU处理负荷的媒体流数据处理方法

说明书

技术领域

本发明属于数据传输技术领域，特别涉及一种用来实现在CDMA(Code Division MultipleAccess)系统的基站(Base Transceiver Station，缩写为BTS)侧进行数据通信时降低中央处理单元(Central Processing Unit，缩写为CPU)处理负荷的数据处理方法。

背景技术

常用的嵌入式多以太网通信设备一般由CPU单元、内存单元、以太网芯片和硬件逻辑单元等部件构成。现在普遍采用的硬件逻辑为现场可编程门阵列(Field Programmable GateArray，缩写为FPGA)、可擦除可编程逻辑器件(Erasable Programmable Logic Device，缩写为EPLD)等，硬件逻辑配合能够完成物理信号和数据处理能力，在一些应用场合，能够代替CPU完成数据处理工作。

目前在BTS基站中，对E1信号的处理都是通过逻辑来实现的：反向处理发送E1数据，前向处理接收E1数据。按照现行数据处理流程，逻辑每接收到一个完整的媒体面报文后就产生一次中断，通知CPU来进行发送或者接收数据，这样就导致CPU需要频繁进入该中断处理流程，造成CPU的数据处理负荷偏高，进而导致系统工作不稳定的隐患。这种处理机制下，在需要处理更多话务时，一般要通过升级单板的CPU处理器来实现。

目前，嵌入式通信设备一般都具有多通道通信、多协议交换处理能力，为了保证通信的实时性且能够处理庞大的数据流量，需要设备中的CPU具有较高的处理能力。如何利用性能较低的CPU满足通信设备的前述处理能力要求，以尽可能降低设备成本和减少功耗，是通信设备制造商研究的重点之一。

发明内容

本发明要解决的技术问题是针对现有数据处理流程下CPU数据处理负荷偏高的问题，提出一种降低CPU处理负荷的媒体流数据处理方法。在不改变硬件配置情况下，该方法能够通过改进数据处理流程明显减轻的CPU处理负荷，为降低设备成本和能耗创造条件。

为解决上述技术问题，本发明提出的降低CPU处理负荷的媒体流数据处理方法是这样的：

设备接收到从上级设备发送来的媒体面的数据包时，按照如下步骤进行媒体流数据处理：

(1)设备的逻辑按照并包的格式把若干个媒体面的单包组合成一个并包；

(2)逻辑把该并包的数据报文发送给CPU协议栈处理；

(3)CPU协议栈把接收到的并包数据拆分为单包后提供给下级设备处理。

设备接收到从下级设备发送来的媒体面的数据包时，按照如下步骤进行媒体流数据处理：

(1)设备的CPU按照并包的格式把若干个媒体面的单包组合成一个并包；

(2)CPU把该并包的数据报文提供给逻辑来处理；

(3)逻辑把接收到的并包数据拆分为单包后进行相应的处理；

(4)逻辑把处理后的单包数据传送给上级设备进行处理。

本发明方法所述逻辑为硬件逻辑单元，如FPGA器件。

采用上述方法后，逻辑处理CPU发来的数据包的过程如下：

(1)逻辑收到CPU发来的数据包时，将其写到内部第一先入先出(First Input FirstOutput，缩写为FIFO)存储区中；

(2)逻辑查询第一先入先出存储区中是否接收到新的数据包，如果有新的数据包则把接收到的数据包根据数据包类型进行相应处理：若数据包为单包，逻辑按照单包处理流程予以处理后将数据存储到第二先入先出存储区中；若数据包为并包，逻辑按照拆包处理流程予以处理后将数据存储到第二先入先出存储区中；

(3)逻辑把第二先入先出存储区中的数据按照原处理流程处理后提供给上级设备处理。

采用上述方法后，逻辑处理上级设备发来的数据包的过程如下：

(1)逻辑接收上级设备发送过来的数据时，将其写到内部第三先入先出存储区中；

(2)逻辑读取第三先入先出存储区中的数据并根据其是否为媒体流数据包进行相应处理：把媒体流数据包放置到内部第四先入先出存储区中，把其它的数据包放置到内部第五先入先出存储区中，并且对第四先入先出存储区中的数据进行并包处理；

(3)逻辑轮流查询第四和第五先入先出存储区，如果第四先入先出存储区中接收的数据包的数量或者数据包长度达到一定要求，或者第五先入先出存储区中接收到一个完整的数据包，则将其发送到内部第六先入先出存储区中；

(4)逻辑把第六先入先出存储区中的数据发送给CPU。