[发明专利]集成电路和指定集成电路的方法

权利要求书

1.一种用于在集成电路上使用至少一个逻辑内建自测试引擎执行测试用例的方法，所述集成电路具有多个根据预定方案互连的存储元件(10、12)和逻辑电路(14、16、18；30)，其中

所述逻辑内建自测试引擎至少部分地由出于功能目的提供并在所述集成电路中可用的存储元件(28，虚线)和/或逻辑电路(30，虚线)来构建，

至少一个扫描链(28，实线)形成为一系列选定存储元件(10、12)，

其余的存储元件(28，虚线)在测试模式中用于所述逻辑内建自测试引擎或所述逻辑内建自测试引擎的一部分，

所述扫描链(28，实线)由测试图形驱动，以及

逻辑内建自测试测试用例测试所述逻辑电路(30，实线)的与所述扫描链(20；28，实线)的所述存储元件对应的那些部分。

2.如权利要求1中所述的方法，其中所述逻辑电路(30，虚线)的剩余部分在所述测试模式中用于所述逻辑内建自测试引擎或所述逻辑内建自测试引擎的一部分。

3.如权利要求1或2中所述的方法，其中所述逻辑电路(30，虚线)的剩余部分在功能模式中用于功能目的。

4.如任一先前权利要求中所述的方法，其中所述剩余的存储元件(28，虚线)在功能模式中用于功能目的。

5.如任一先前权利要求中所述的方法，其中所述扫描链(28，实线)由随机测试图形驱动。

6.如任一先前权利要求中所述的方法，其中所述测试图形在测试模式中由相移逻辑(26)移位，其中加权逻辑(26)的逻辑电路在功能模式中用于功能目的。

7.如任一先前权利要求中所述的方法，其中所述测试图形在所述测试模式中由加权逻辑(26)加权，其中所述加权逻辑(26)的逻辑电路在功能模式中用于功能目的。

8.如权利要求7中所述的方法，其中在所述测试模式期间将加权准则存储在加权存储元件(24)中，其中所述加权存储元件(24)的逻辑电路在功能模式中用于功能目的。

9.如任一先前权利要求中所述的方法，其中将来自所述扫描链(28，实线)的结果串行地压缩到寄存器(36)中。

10.一种集成电路，所述集成电路具有多个根据预定方案互连的存储元件(10、12)和/或逻辑电路(14、16、18；30)以及至少一个逻辑内建自测试引擎，其中

所述逻辑内建自测试引擎包括出于功能目的提供并在所述集成电路中的存储元件(28，虚线)和/或逻辑电路(30，虚线)，

至少一个扫描链(28，实线)形成为一系列选定存储元件(10、12)，

所述逻辑内建自测试引擎或所述逻辑内建自测试引擎的一部分在测试模式中包括其余的存储元件(28，虚线)，

扫描链(20；28，实线)连接到图形发生器(22)，以及

所述逻辑电路(30，实线)的一部分连接到所述扫描链(20；28，实线)的存储元件。

11.如权利要求10中所述的集成电路，其中所述逻辑内建自测试引擎或所述逻辑内建自测试引擎的一部分在所述测试模式中包括所述逻辑电路(30，虚线)的其余部分。

12.如权利要求10或11中所述的集成电路，其中所述逻辑电路(30，虚线)的其余部分在功能模式中出于功能目的而提供。

13.如权利要求10到12中的任一权利要求中所述的集成电路，其中其余的存储元件(28，虚线)在功能模式中出于功能目的而提供。

14.如权利要求10到13中的任一权利要求中所述的集成电路，其中每个存储元件(10、12)包括扫描输入(SI)和扫描输出(SO)，以便所述存储元件(10、12)经由所述扫描输入(SI)和扫描输出(SO)串行地连接或可串行地连接。

15.如权利要求10到14中的任一权利要求中所述的集成电路，其中所述逻辑电路(30，虚线)的其余部分连接或可连接到级敏扫描设计引擎。

16.如权利要求10到15中的任一权利要求中所述的集成电路，其中所述其余的存储元件(28，虚线)连接或可连接到级敏扫描设计引擎。