[发明专利]信号编码器与信号译码器

说明书

技术领域

本发明涉及一种信号传输器，特别是一种信号编码器与信号译码器。

背景技术

由于高速电路的盛行，时序抖动(Clock Jitter)与信号偏移(Clock Skew)已成为许多工程人员非常重视的信号特性。随着传输速度的日趋加快，时脉的编排变得越来越紧凑，相对的周期也跟着越来越短，而时序抖动的影响也就越来越严重了。

传统数字串行传输系统采用的数据时脉(Data-Clock)传输方式，其传输系统采用两条信号线，一条为传输数据信号的数据线，另一条为传输时脉信号的时脉线，由于数据信号与时脉信号分开传输，所以这种方式在接收端不存在时脉复原的困扰，可以直接利用其时脉的上缘或下缘触发来判读数据线所传来的数据信号为逻辑零(Logic 0)或是逻辑一(Logic 1)，当数据信号大于设定值(Threshold)时，即判断为逻辑一，反之则判断为逻辑零，这种方式虽然可以达到数据传输的目的，但随着传输距离的加长，上述数据时脉传输方式容易受到噪声干扰而导致数据信号的电位整个往上移或往下移，使得接收端的数据判读上出现错误，例如若原本为逻辑零的信号，传输时其电位因噪声干扰而上移超过了前述判断的设定值，则接收端会判读为逻辑一，导致数据判读错误。

为解决上述问题，目前部分设计采用了差分(differential)的传输方式，其两个输出端(数据线)均为数据信号，一个为数据信号D+，另一个为数据信号D-，即，当欲传输逻辑一的信号时，数据信号D+为逻辑零的电位，而数据信号D-为其反相的信号，当欲传输逻辑零的信号时，数据信号D-为逻辑一的反向信号，数据信号D+为逻辑一的电位；当接收端在接收到信号时，即利用数据信号D+减去数据信号D-的电压差作为判断逻辑零与逻辑一的方式，当电压差大于零即表示逻辑零，反之则表示逻辑一，这种方式的传输可有效减少前述噪声干扰的问题，因为当传输的信号被噪声干扰时，由于两条数据线并排配置，使得两条数据线会被同时干扰而使得其数据信号的电位被同时上移或下移，因此，接收端接收时，经过数据信号D+减去数据信号D-后，其干扰信号即被减去，而不致于有判断错误的情形产生。

虽然上述差分传输方式解决了噪声干扰的问题，但是，由于接收端无对应数据线的时脉信号，因此，接收端需通过两条数据线来进行时脉复原(ClockRecovery)的作业，这种时脉复原的作业要求数据输出端所输出的数据不得连续为低电位(逻辑零)或高电位(逻辑一)，否则时脉复原将会产生错误，数据判读上也会发生错误，为能使得时脉复原不致出错，业界设计出了数据信号转换机制，即将原本4位的数据以5位来传输(即所谓的4B5B)，或者将原本8位的数据以10位来传输(即所谓的8B10B)，以将连续3个以上的低电位或高电位信号从传输的数据信号中移除，而让时脉复原不致出错；然而，这种方式虽解决了时脉复原的问题，但却使得原本4位的数据要花5位来传输，降低了传输速率(1.25倍)。

请参照图1，前述的差分传输方式还具有一缺点，即两条数据线的数据信号在传输时，如上所述，当数据切换时(例如从逻辑一切换为逻辑零)，会产生切换噪声(Switching Noise)问题300，从而造成传输品质的下降。

因此，如何能提供一种具有简易时脉复原与抗噪声干扰的信号传输器，成为了研究人员有待解决的问题之一。

发明内容

本发明的目的在于，提供一种信号编码器与信号译码器，通过一特定编码与译码过程传输信号，以简易方式还原时脉信号与数据信号，从而提升信号传输品质。

为了实现上述目的，本发明公开了一种信号编码器，用以接收数据信号与时脉信号，并输出对应于数据信号与时脉信号的差分信号，该数据信号由多个逻辑零与多个逻辑一所构成，该信号编码器包含有第一编码输出端与第二编码输出端，该信号编码器当数据信号为逻辑一时，从第一编码输出端输出一调变信号，从第二编码输出端输出一固定电位信号，信号编码器当数据信号为逻辑零时，从第一编码输出端输出固定电位信号，从第二编码输出端输出调变信号。

本发明还公开了一种信号译码器，包含有第一译码输出端与第二译码输出端，信号译码器接收信号编码器的第一编码输出端与第二编码输出端输出的差分信号，信号译码器当第一编码输出端为调变信号且第二编码输出端为固定电位信号时，从第二译码输出端输出逻辑一的数据信号，从第一译码输出端输出时脉信号，信号译码器当第一编码输出端为固定电位信号且第二编码输出端为调变信号时，从第二译码输出端输出逻辑零的数据信号，从第一译码输出端输出时脉信号。