[发明专利]一种测试设备中的毛刺生成方法无效
申请号: | 200710119977.5 | 申请日: | 2007-08-06 |
公开(公告)号: | CN101364802A | 公开(公告)日: | 2009-02-11 |
发明(设计)人: | 欧阳秋笙;李丹 | 申请(专利权)人: | 北京中电华大电子设计有限责任公司 |
主分类号: | H03K3/64 | 分类号: | H03K3/64;G01R1/00 |
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地址: | 100015*** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 测试 设备 中的 毛刺 生成 方法 | ||
技术领域
本发明涉及电子测试领域中的毛刺生成技术。
背景技术
在电子设计中,一般要设法避免电路中毛刺的产生。但在一些测试设备中,为了测试毛刺对电子元器件的影响,有时需要人为的在电路中构造宽度和幅度可控制的毛刺。一般的函数信号发生器设备并没有提供这样的功能或者难以整合到具体的测试电路中,这就要求有一种在具体电路中给一个具体的信号加入毛刺的方法。
传统方法常采用单一的数模转换器(DAC)及其输出驱动级结构(图1),其实现依靠微控制器(MCU)等进行定时控制,并按一定时间关系向DAC输出待构建的信号电压值,从而得到所要求的毛刺波形。由于此方法在使用DAC转换时需要较长的波形重建时间(图2),难以实现宽度和幅度都达到要求的极窄毛刺。
在一些测试设备的研发中,已开始使用可编程逻辑作为其逻辑控制核,因而很容易根据需要在此基础上增加一些额外控制逻辑。本发明就是在不增加额外控制逻辑的硬件成本的基础上采用一种简单易行的新方法来解决前述问题。
发明内容
本发明旨在为电子测试设备中的毛刺生成技术提供一个新的方法,并且本发明提供了一种毛刺电压变化沿陡峭、宽度调节范围大的毛刺生成电路。
采用该方法的电路结构包括:一个逻辑毛刺加入电路和一个毛刺控制逻辑电路,用以在信号上叠加一个宽度可控的逻辑毛刺信号,这里的逻辑毛刺信号是指在逻辑“1”信号上叠加一定宽度的逻辑“0”信号(负逻辑毛刺),或者是,在逻辑“0”信号上叠加一定宽度的逻辑“1”信号(正逻辑毛刺);一个逻辑电平变换电路,用以将控制逻辑产生的逻辑电平变换为缓冲级能接受的逻辑电平;一个缓冲输出级,将带有毛刺的逻辑信号转换为毛刺幅度可变的模拟信号。
更具体地说,毛刺控制逻辑电路包括毛刺生成逻辑、信号生成逻辑、开关控制逻辑,以及逻辑电平变换电路和缓冲级需要使用到的可调电压电源产生电路。此电源电路采用冗余的方法使用多套,其电压值在毛刺产生前通过主控端MCU或微处理器(MPU)进行预设。
本发明适用于测试设备中对待测试器件的抗干扰性的评估。其关键是形成转换速率高、幅度可调的模拟毛刺信号。采用多个DAC预设毛刺输出电压值和数字开断方式实现了电平变化沿的陡峭性。基于MCU和逻辑控制核的操作方式,则实现了毛刺信号的宽度和幅度可控性。
附图说明
图1传统的毛刺生成方法图
图2负向电压毛刺波形图
图3系统结构框图
图4毛刺控制逻辑和逻辑毛刺加入原理图
图5逻辑电平变换和模拟毛刺生成电路框图
图6DAC输出驱动级(Vo端)电路图
图7DAC输出驱动级(Vg端)电路图
图8逻辑电平电压变换图
图9继电器实现的可控选择开关
附图标记说明:
V9 内部直流电源电压(9V)
Vo 毛刺高电平电压值
Vg 负向电压毛刺沟道电压值
GND 系统参考地电压
Vs 由开关逻辑选择Vg或GND值
Tr 电压缓冲器集成电路芯片的上升时间
Tf 电压缓冲器集成电路芯片的下降时间
tg 毛刺的持续时间
V5 内部直流电源电压(5V)
NPN NPN 型晶体三极管
具体实施方式:
下面参考说明书附图进一步说明本发明的优选实施例。本发明并不局限于以下所公开的实施例,它可以是针对不同应用的实施例的各种变化和改进。
为简单起见,优选的实施例只讨论负向电压毛刺的产生电路。
1)宽度可控的带负逻辑毛刺的信号的生成(图4)。未启动毛刺生成时,毛刺宽度计数器不工作,其值保持为0,毛刺宽度计数器各位(32位宽)经或非门输出为1。当启动毛刺生成时,毛刺宽度计数器才开始计数,由于计数开始后毛刺宽度计数器的各位不全为0,此时毛刺宽度计数器各位经或非门输出为0。当计数器值为毛刺宽度寄存器值时,由比较器输出复位信号使毛刺宽度计数器复位为0,或非门输出为1。因此,或非门输出信号与正常处于逻辑“1”状态的信号相与,就成为带负逻辑毛刺的信号。或非门输出逻辑0信号的持续时间tg为时钟周期乘以毛刺宽度寄存器值。因此,通过设置毛刺宽度寄存器值的大小就可以得到宽度可控的负逻辑毛刺的信号。
毛刺控制寄存器的计数启动位用于启动毛刺宽度计数器的工作,并用开关控制位去选择缓冲级的“地”电位。
毛刺宽度寄存器和毛刺控制寄存器均由MCU程序通过控制逻辑数据总线进行读写。
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