[发明专利]移位寄存器和采用该移位寄存器的液晶显示装置

说明书

技术领域

本发明涉及一种移位寄存器和采用该移位寄存器的液晶显示装置。

背景技术

目前薄膜晶体管(Thin Film Transistor，TFT)液晶显示装置已逐渐成为各种数字产品的标准输出设备，然而，液晶显示装置需要设计适当的驱动电路以保证其稳定工作。

通常，液晶显示装置的驱动电路包括一数据驱动电路和一扫描驱动电路。数据驱动电路用来控制每一像素单元的显示辉度，扫描驱动电路则用来控制薄膜晶体管的导通和截止。数据驱动电路和扫描驱动电路均以移位寄存器作为核心电路单元。通常，移位寄存器是由多个移位寄存单元串联而成，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。

请参阅图1，是一种现有技术移位寄存器的移位寄存单元的电路结构示意图。该移位寄存单元100包括一第一时钟反相电路110、一换流电路120和一第二时钟反相电路130。该移位寄存单元100的各电路均由PMOS(P channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)型晶体管组成，每一PMOS型晶体管均包括一栅极、一源极和一漏极。

该第一时钟反相电路110包括一第一晶体管M1、一第二晶体管M2、一第三晶体管M3、一第四晶体管M4、一第一输出端VO1和一第二输出端VO2。该第一晶体管M1的栅极接收该移位寄存单元100的前一移位寄存单元的输出信号VS，其源极接收来自外部电路的高电平信号VDD，其漏极连接到该第二晶体管M2的源极。该第二晶体管M2的栅极和其漏极接收来自外部电路的低电平信号VSS。该第三晶体管M3的源极连接到该第一晶体管M1的漏极，该第四晶体管M4的源极连接到该第一晶体管M1的栅极。该第三晶体管M3和该第四晶体管M4的栅极均接收来自外部电路的反相时钟信号CLKB，二者的漏极分别作为该第一时钟反相电路110的第一输出端VO1和第二输出端VO2。

该换流电路120包括一第五晶体管M5、一第六晶体管M6和一信号输出端VO。该第五晶体管M5的栅极连接到该第一输出端VO1，其源极接收来自外部电路的高电平信号VDD，其漏极连接到该第六晶体管M6的源极。该第六晶体管M6的栅极连接到该第二输出端VO2，其漏极接收来自外部电路的低电平信号VSS，其源极系该信号输出端VO。

该第二时钟反相电路130包括一第七晶体管M7、一第八晶体管M8、一第九晶体管M9和一第十晶体管M10。该第七晶体管M7的栅极连接到该信号输出端VO，其源极接收来自外部电路的高电平信号VDD，其漏极连接到该第八晶体管M8的源极。该第八晶体管M8的栅极和其漏极均接收来自外部电路的低电平信号VSS。该第九晶体管M9的源极连接到该第一输出端VO1，其栅极接收来自外部电路的时钟信号CLK，其漏极连接到该第七晶体管M7的漏极。该第十晶体管的栅极接收外部电路的时钟信号CLK，其源极连接到该第二输出端VO2，其漏极连接到该信号输出端VO。

请参阅图2，是该移位寄存单元100的工作时序示意图。在T1时间内，前一移位寄存单元的输出信号VS由高电平跳变为低电平，反相时钟信号CLKB由低电平跳变为高电平，则使该第三晶体管M3和该第四晶体管M4截止，进而使该第一时钟反相电路110断开。而该时钟信号CLK由高电平跳变为低电平，使该第九晶体管M9和该第十晶体管M10导通，进而使该第二时钟反相电路130导通，而该信号输出端VO初始状态的高电平经该第十晶体管M10，使该第六晶体管M6截止，而该第八晶体管M8输出的低电平通过该第九晶体管M9，使该第五晶体管M5导通，进而使高电平信号VDD通过导通的第五晶体管M5输出到该信号输出端VO，故该信号输出端VO保持高电平输出。

在T2时间内，该反相时钟信号CLKB由高电平跳变为低电平，则使该第三晶体管M3和该第四晶体管M4导通，进而使该第一时钟反相电路110导通。而该时钟信号CLK由低电平跳变为高电平，则使该第九晶体管M9和该第十晶体管M10截止，进而使该第二时钟反相电路130断开。该输入信号VS由高电平跳变为低电平，则使该第一晶体管M1导通，其源极的高电平VDD经该第三晶体管M3使该第五晶体管M5处于截止状态，且该输入信号VS的低电平经该第四晶体管M4导通该第六晶体管M6，使该信号输出端VO输出低电平。