[发明专利]移位寄存器及液晶显示器

权利要求书

1.一种移位寄存器，其包括多个移位寄存单元，其特征在于：两相邻移位寄存单元所接收的两时钟信号反相，每一移位寄存单元均包括：

一信号输出电路，该信号输出电路接收来自外部电路的一时钟信号，该信号输出电路包括一时钟晶体管和一电平晶体管，该时钟晶体管输出该时钟信号；该电平晶体管输出的信号为一恒低电平信号；

一信号输入电路，其接收前一移位寄存单元的输出信号，导通该时钟晶体管，并在该时钟晶体管导通一时钟周期后，接收后一移位寄存单元的输出信号以截止该时钟信号；

一第一逻辑电路，其接收该时钟信号和该信号输入电路输出的信号，在该时钟晶体管导通时，截止该电平晶体管；和

一第二逻辑电路，其接收后一移位寄存单元的输出信号，以导通该电平晶体管；

其中，当该信号输入电路输出一导通信号至该时钟晶体管和该第一逻辑电路，该第一逻辑电路输出一截止信号，截止该电平晶体管，该信号输出电路通过该时钟晶体管输出该时钟信号；反之，当该信号输入电路输出截止信号时，该时钟晶体管截止，该第二逻辑电路输出一导通信号以开启该电平晶体管，该信号输出电路输出为该恒低电平信号，该第一逻辑电路接收该时钟信号以维持该恒低电平信号输出。

2.如权利要求1所述的移位寄存器，其特征在于：该移位寄存单元是由多个NMOS型晶体管组成。

3.如权利要求2所述的移位寄存器，其特征在于：该信号输入电路、该第一逻辑电路和该信号输出电路交汇形成一第一节点；该第二逻辑电路、该第三逻辑电路和该信号输出电路交汇形成一第二节点。

4.如权利要求3所述的移位寄存器，其特征在于：该信号输入电路包括一第一晶体管和一第二晶体管；该第一晶体管的源极接收来自外部电路的高电平信号，该第一晶体管的栅极接收前一移位寄存单元输出信号，该第一晶体管的漏极连接至该第二晶体管的源极且一并输出至该第一节点；该第二晶体管的栅极接收后一移位寄存单元的输出信号，该第二晶体管的漏极接收外部电路的低电平信号。

5.如权利要求3所述的移位寄存器，其特征在于：该第一逻辑电路包括一第三晶体管、一第四晶体管、一第五晶体管和一第六晶体管；该第三晶体管的栅极接收来自外部电路的时钟信号，该第三晶体管的漏极接收来自外部电路的高电平信号，该第三晶体管的源极与该第四晶体管的漏极连接；该第四晶体管的栅极连接该第一节点，该第四晶体管的源极接收来自外部电路的低电平信号，该第四晶体管的漏极连接至该第五晶体管的栅极；该第五晶体管的漏极接收来自外部电路的高电平信号，该第五晶体管的源极连接至该第六晶体管的漏极，并接收本级的触发信号；该第六晶体管的栅极连接至该第四晶体管的栅极，该第六晶体管的源极接收一来自外部电路的低电平信号。

6.如权利要求3所述的移位寄存器，其特征在于：该第二逻辑电路，该第二逻辑电路包括一第七晶体管；该第七晶体管的栅极与后一移位寄存单元的输出端连接，该第七晶体管的漏极接收来自外部电路的高电平信号，该第七晶体管的源极接收该本级的触发信号并连接至该第二节点。

7.如权利要求3所述的移位寄存器，其特征在于：该移位寄存单元进一步包括一第三逻辑电路，该第三逻辑电路包括一第八晶体管和一第九晶体管；该第八晶体管的栅极连接至该第二节点，该第八晶体管的源极与该第九晶体管的漏极相连，该第八晶体管的漏极连接至该第一节点；该第九晶体管的栅极接收该上级的触发信号，该第九晶体管的源极接收外部低电平信号，该第三逻辑电路用于将该移位寄存器清零。

8.如权利要求3所述的移位寄存器，其特征在于：该信号输出电路的时钟晶体管包括一第十晶体管和一第十二晶体管，该电平晶体管包括一第十一晶体管和一第十三晶体管；该第十晶体管和该第十二晶体管的漏极均接收来自外部电路的时钟信号，二者的栅极均连接至该第一节点，二者的源极分别连接至该第十一晶体管和该第十三晶体管的漏极，并分别作为一第一输出端和一第二输出端；该第十一晶体管和该第十三晶体管的栅极均连接至该第二节点，二者的源极均接收外部电路提供的低电平信号。

9.如权利要求3所述的移位寄存器，其特征在于：该移位寄存单元进一步包括一测试电路，该测试电路包括一第十四晶体管，该第十四晶体管的栅极与漏极接收来自外部电路的测试信号，该第十四晶体管的源极连接至该第一节点。

10.一种液晶显示器，其包括一液晶面板，一数据驱动电路，和一扫描驱动电路，该数据驱动电路与该扫描驱动电路均包括一移位寄存器，其特征在于：该移位寄存器为权利要求1至9项中任意一项所述的移位寄存器。