[发明专利]多时钟系统的集成电路平面布局规划方法

说明书

技术领域

本发明属于集成电路计算机辅助设计技术领域，具体涉及一种考虑新的约束因素的布图规划方法，尤其涉及一种对多时钟系统考虑不同时钟区域之间连接关系的平面布局布图规划方法。

背景技术

随着集成电路规模的不断扩大，集成电路的布局变的越来越复杂，因而集成电路布图规划算法的研究在近年来受到了广泛重视。在考虑主要的面积和线长优化基础上，越来越多的实际因素被考虑进来，增加了布局算法的实用性。文献[2]中提出了考虑时钟区域的布局，实现了相同时钟区域的模块在最终的布局中相互临近，但是对于不同时钟区域之间的连接关系并没有考虑，而这一因素对于最终的时钟树生成和线长优化具有实际的意义。基于这一点本发明对该约束做了进行了新的研究并得出了良好的布局结果。

发明内容

本发明的目的是在于提出一种考虑多时钟系统超大规模集成电路各个不同时钟区域连接关系的布图规划方法，以便能进一步增强考虑多时钟布局的实用性。

本发明针对超大规模集成电路各个不同时钟区域之间连接关系，建立了合适的模型，并采用模拟退火和线性规划相结合的方法，实现了满足新的要求的布局。

随着片上系统(SoC)设计复杂性的增加，很多芯片可能有多个不同频率的时钟信号。对于这种复杂的芯片，一种常用的设计方式是将整个系统划分为不同的模块，同时要求每个模块只包含单一的时钟信号，然后再将各个模块进行连接，构成整个系统。这种设计方式在使传统的同步电路设计方式和设计工具都可以得到充分的应用的同时，也带来新的问题，例如不同时钟域之间控制信号或数据信号直接传输时会出现亚稳态现象[1]。而克服这一问题的主要方法是在不同时钟域间信号传递时采用对应的同步模块(synchronizer)。但是由于各个时钟区域通过这样的模块集中的实现控制信号和数据信号的交互，同步模块往往具有更高的信号连线密度，而且这种模块通常包含两个时钟信号，所以各个时钟域在布局中的相对位置对连线的优化和时钟树的生成具有重要影响，这就给多时钟系统的布局布线和时钟树的产生带来了新的挑战

在传统的设计流程中，时钟树生成和布线通常是放在布局完成之后进行，但是各个模块的位置一旦确定，时钟树和布线的优化便会变得困难，导致时钟偏差不能得到较好的控制，连线长度也无法得到有效的降低，对整个系统的性能有很大的限制。因此有必要在布局中就考虑时钟树生成和布线的问题，以便加快设计的收敛速度，减少设计时间。

鉴于布局阶段对后续时钟树生成和布线优化的重要作用，本发明有针对性的在布局中就把这种时钟域因素考虑进来以增强设计收敛，而重点考虑便是不同时钟域间连接关系的影响。

在本发明中，将集成电路平面布局抽象为平面模块放置优化的问题，根据模块的长宽比是否可以改变，将模块分为硬、软两种模块，即长宽比不可改变的，称为硬模块，长宽比可以改变的，称为软模块。并赋予各个模块面积、时钟和连线信息，作为最终布局优化的目标。

本发明在考虑不同时钟域之间连接关系的布局中，采用了序列对的表示方法[3]。序列对表示法是一种非重叠(non-overlap)表示法，它是采用正负两个序列，形如：X：(e，c，a，d，f，b)，Y：(f，c，b，e，a，d)，来表示电路中各个模块的相互关系，如附图1所示。

模块之间的相对位置可以由下面定理得到：

如果在序列对X、Y中，模块a都在模块b前面，则在平面布局中，模块b在模块a的右侧。相应的序列对为(…a...b...，...a...b...)。

如果在序列X中，模块a都在模块b前面，在序列Y中，模块a都在模块b后面，则在平面布局中，模块a在模块b的上方(模块b在模块a的下方)。相应的序列对为(...a...b...，...b...a...)。

集成电路布局通常采用模拟退火作为其优化策略。但由于对于集成电路平面布局这样的NP问题，采用模拟退火得到的优化结果的质量通常是和优化时间是相关的。要达到一个较理想的布局结果，通常要耗费很长的时间，而且在优化目标函数中考虑的因素越多，达到好的结果需要的搜索时间越长。为了改进模拟退火的这一点不足，本发明的优化策略是采用了模拟退火和线性规划相结合的两步优化算法。

在第一步优化中，先采用了快速模拟退火方法得到一个初始的布局，这里只要求面积之外的约束因素(即时钟、连线等约束因素)得到较好的满足，所有模块全部做为硬模块处理，因而大大节省了模拟退化中的搜索时间。其中模拟退火可采用文献[5]中提出的快速降温策略，其不同于一般模拟退火的降温方式(见附图2所示)加快了搜索收敛。