[发明专利]处理器

说明书

技术领域

本发明涉及具有转发(forwarding)控制的处理器，尤其涉及低耗电化。

背景技术

以往，在被流水线化的处理器中，为了提高处理性能采用了转发(FWD)控制。转发控制是指，将作为指令的执行结果的数据，从输出在先执行的指令的执行结果的阶段(例如，MEM(存储器访问)阶段、WB(写回)阶段)提前到读取在后指令的数据的阶段(EX阶段)执行。据此，由于可以通过旁路(bypass)来传送作为在先执行的指令的执行结果的数据，因此可以解除或降低数据竞争(data hazard)。

图1示出了具有转发控制结构的、以往的被流水线化的处理器的结构。图中粗线主要表示数据，细线主要表示控制信号。

如该图所示，具有转发控制结构的、以往的被流水线化的处理器包括：指令译码部910、指令控制部920、指令执行部930、以及寄存器文件940。指令控制部920具有：FWD控制电路921、寄存器文件写入电路922、流水线缓冲控制电路923、运算处理控制电路924、以及存储器存取控制电路925。指令执行部930具有：运算处理执行电路931、存储器存取执行电路932、FWD选择器933、MEM选择器934、流水线缓冲器(EX)935、流水线缓冲器(MEM)936、以及流水线缓冲器(WB)937。寄存器文件940具有以寄存器编号(#0～#N)管理的多个寄存器(Reg#0～Reg#N)所构成的数据保持部942。并且，流水线包括五个阶段：DEC(Decode：译码)阶段、ID(Instruction Dispatch and register fetch：指令发行/寄存器读取)阶段、EX(EXecute：执行)阶段、MEM(MEMory access：存储器访问)阶段、以及WB(Write Back：写回)阶段。

首先，按各个流水线的阶段对以往的被流水线化的处理器中指令执行时的工作进行说明。

在DEC阶段，指令译码部910生成ID阶段以后被使用的指令译码信息，并输出到指令控制部920。

在ID阶段，按照指令译码信息从寄存器文件940中读取寄存器数据，从而生成指令执行时所使用的输入数据，并输出到流水线缓冲器(EX)935。

在EX阶段，按照指令译码信息，对流水线缓冲器(EX)935中所存储的指令执行输入数据，运算处理控制电路924或存储器存取控制电路925生成控制信号，并使运算处理执行电路931和存储器存取执行电路932工作。

并且，流水线缓冲控制电路923将针对执行运算处理的指令的指令执行结果存储到流水线缓冲器(MEM)936，所述执行运算处理的指令即是运算处理执行电路931的输出。

在MEM阶段，流水线缓冲控制电路923按照指令译码信息，生成选择控制信号，并输出到MEM选择器934，以使MEM选择器934选择流水线缓冲器(MEM)936的值或存储器存取执行电路932的输出的任一个，所述存储器存取执行电路932的输出是指，针对进行存储器存取的指令的指令执行结果。

并且，流水线缓冲控制电路923将作为MEM选择器934的输出的指令执行结果存储到流水线缓冲器(WB)937。

在WB阶段，按照指令译码信息，寄存器文件写入控制电路922生成针对寄存器文件940的写入控制信号，并通过将作为流水线缓冲器(WB)937的输出的指令执行结果写入到寄存器文件940，从而使数据保持部942得以更新。

以下，对转发控制结构进行说明。

FWD控制电路921进行判断，判断由作为在先被执行的指令的EX阶段、MEM阶段、WB阶段的指令写入的各寄存器，和由作为在后被执行的指令的ID阶段的指令读取的寄存器是否一致。根据上述的判断结果，可分为以下(1)-(4)的工作。

(1)判断结果为，由ID阶段的指令读取的寄存器，和由EX阶段、MEM阶段、WB阶段的指令写入的寄存器中的某个一致的情况下，FWD控制电路921生成选择控制信号，作为指令执行输入数据输出到FWD选择器933，以使FWD选择器933选择从寄存器文件940中读取的寄存器数据。

(2)在由ID阶段的指令读取的寄存器，和由EX阶段的指令写入的寄存器一致的情况下，由于针对应该被读取的寄存器的指令执行结果还没有被正确地写入，因此，FWD控制电路921使流水线暂时停止。