[发明专利]高延伸性的译码电路及译码方法

说明书

技术领域

本发明涉及一种译码电路，特别有关于让电路新增功能的一种高延伸性译码电路。

背景技术

通常在芯片的设计上，面对大量编码组合做译码时，一般作法均是使用最少的逻辑门去做译码处理，以节省芯片面积或者是满足低耗电的需求。未来芯片设计的趋势是朝向系统整合，将各类功能单元整合在同一芯片上，此时系统上各功能单元所需要的输入输出数据或者是不同功能单元之间互相传递数据上都必须先透过译码后，才能将控制信号或者是数据做传递。

而译码电路在电路应用上是相当普遍，一般制作标准组件库(standard celllibrary)的机构均会提供n to 2ⁿ译码器(decoder)给使用者使用。但面对日益复杂的产品应用下，系统或装置处理的数据量以及控制逻辑的复杂性逐渐增加，此时若单纯使用n to 2ⁿ译码器来处理译码上的需求，则会有电路面积过大及耗电的问题。

一般通过各种的最佳化电路技巧可以得到针对特定编码组合的最佳化译码电路，但编码组合一旦要新增一两组或者是小幅变动时则必须重新设计原电路。此时发现当遇到上述情况时，采用电路最佳化的方式会产生需要重新设计的负担，对于现在电子产品争取进入市场的时机(time to market)的目标下会形成设计时程的瓶颈所在。

发明内容

有鉴于此，本发明的目的在于，在考虑到编码组合延伸性的情况下，提供一种具备延伸性的译码电路，其包含输入值的前置处理电路以及具有侦测输入值是否符合译码条件的能力。当目的电路已设计完成但要再额外增加功能时，本发明的译码电路可以在不改变原本电路的状况下延伸出欲新增的功能，也就是当译码标的编码组合略做变动的情况下，可以花最少的成本以及变动范围来完成整体的功能。

为达上述的目的，本发明提供一种译码电路，其中该译码电路包括一种高延伸性的译码电路，包括一闩锁单元、一闩锁结果选择单元及至少一译码电路。其中闩锁单元接收一原始数据，并输出原始数据的闩锁值及闩锁反向值至闩锁结果选择单元。闩锁结果选择单元接收该些闩锁值及闩锁反向值后，根据译码单元的目标译码值组合该些闩锁值及闩锁反向值，以输出一预先译码值。译码电路接收预先译码值，并判断预先译码值是否符合译码电路的译码条件，以决定是否输出一译码信号。

本发明再提供一种译码方法，其中，包括以下步骤：先接收一原始数据，接着产生该原始资料的闩锁值及闩锁反向值；然后根据至少一译码电路的目标译码值，组合该些闩锁值及该些闩锁反向值为一预先译码值，并将该预先译码值输出至对应该的译码电路；最后该译码电路判断是否能将该预先译码值译码，若能正确译码则输出一译码信号。

藉此当系统因应日新月异的需求而需要新增功能单元时，利用本发明所提出的架构便可在不需改变原有已设计完成的译码电路上，增加新功能所对应的译码单元，如此一来可以大大地节省设计上的时间成本。

附图说明

图1为本发明译码电路的系统架构示意图；

图2为本发明前置处理单元细部结构图；

图3为本发明闩锁结果选择单元细部结构图；

图4为本发明译码单元较佳实施例的结构图；及

图5为本发明译码单元较佳实施例的结构图。

其中，附图标记：

Dn      原始输入数据

10      前置处理单元

11、12  译码单元

An、Bn  预先译码值

11A、12B  译码开关

101       闩锁单元

102       闩锁结果选择单元

1010、1011、1012、1013、1014、1015同步闩锁组件

Q0～Q5    闩锁值

Q0B～Q5B  闩锁反向值

具体实施方式

本发明提出了一种译码的运作架构，如图1本发明译码电路的系统架构示意图所示。首先针对原始输入数据Dn译码的过程做说明，译码的过程共分为两个阶段。第一阶段为先经过前置处理单元10做数据的预先译码，在此阶段原始输入数据Dn会先透过闩锁组件做数据储存的动作，并同时取得数据的正向及反向逻辑之后，前置处理单元10再依系统中各译码需求，选择出适当的信号组合输出到各个译码单元11、12...上。第二阶段为各译码单元11、12...针对从第一阶段所得到的预先译码值再做译码，亦即再做一次逻辑上的译码判断，确认该预先译码值是否符合此译码单元的译码条件而决定是否输出译码信号。