[发明专利]解决中央处理单元的内建自我测试的失败问题的方法

说明书

技术领域

本发明是关于一种利用基本输入输出系统(Basic Input/Output System，以下简称BIOS)去解决中央处理单元(Central Process Unit，以下简称CPU)的内建自我测试(Build-in Self Test，以下简称BIST)的失败问题并令系统能发挥其最大效能的方法，尤指一种可在完全无需增设额外硬件，且无需将整个实体(Physical)CPU设定成禁能(Disable)状态的情形下，有效解决CPU的BIST失败的问题，且完全使用到所有测试未失败的逻辑(Logical)CPU，使系统得以发挥其最大效能的方法。

背景技术

随着超大规模集成电路(VLSI)制造技术的进步，许多电子元件已可被整合在一个单芯片中，致单芯片所能处理的运算愈来愈复杂，随之而来的问题是，若没有良好规划且严谨设计的测试技术来执行电路的测试，则所设计出的芯片品质将无法获得良好的品质保证。近年来，系统单芯片(System Ona Chip，以下简称SoC)技术已逐渐发展成熟，且被应用至许多电子产品中，所谓“系统单芯片”就是一个系统可被容纳于一个单芯片中，也即一个单芯片中包含中央处理单元(CPU)、输入输出单元(I/O Unit)及存储器(Memory)等元件，其中存储器又占其百分之八十以上的比例，因此，未来存储器的需求量将随着系统处理能力的复杂度增加而有增加的趋势，故如何更有效率地来测试SoC中的存储器，已变成一个不容忽视的课题。

由于，一个SoC中包含不同种类大大小小的存储器，若无法对这些存储器进行有效率的测试，则整个SoC的品质及效率将无法得到保证，因此，一种用以平行测试各种不同大小存储器的架构应运而生，这一测试架构称之为“内建自我测试”(Build-In SelfTest，以下简称BIST)，是内建于SoC内部，采用自我测试的方式对SoC内部的电路进行测试，以有效节省测试成本，并大幅提升测试速度。

目前在SoC中，当CPU在做BIST却失败(Failure)时，采用下列三种应变作法：

(1)不支持任何自我测试失败的应变措施(即无动作)；

(2)仅将CPU做BIST失败时的错误信息(CPU BIST Error)记录在事件日志(Event Log)中，并于BIOS的开机自我测试(Power-On SelfTest，POST)时，显示此一错误信息或警示信息(Warning Message)，让使用者得知这一事件，并决定下一步骤应如何处理；

(3)支持BIST失败时的应变措施，也即若CPU发生BIST失败的问题，则将此实体的CPU设定成禁能(Disable)状态，并在记录这一事件后，经由基板管理控制器(Baseboard Management Controller，以下简称BMC)或在BIOS的开机自我测试(Power On SelfTest，POST)时，显示一“CPU BISTFailure”的警示信息，通知使用者进行后续处理，这一应变措施虽解决了CPU在做BIST失败时的部分问题，但仍具有下列缺点：

A.需藉额外设计的硬件(Hardware)执行使测试失败的CPU禁能的动作。现今的作法是利用一通用输出(General Purpose Output，以下简称GPO)接脚(Pin)连接至该实体CPU上编号SMI#的接脚(一个实体CPU只有一个编号SMI#的接脚)，去对该实体CPU执行禁能的动作，该通用输出接脚大部分是由BMC所控制，故需增设硬件完成对该实体CPU执行禁能的动作，额外地增加了设计及制造的成本；

B.整个实体CPU(即“双核心”(Dual Core)加上“超线程”(Hyper-Threading))将被禁能，故，该实体CPU内部良好(即测试未失败)的逻辑(Logical)CPU将无法被使用，致系统无法发挥其最大的效能(Performance)。依据CPU接脚的定义，当CPU的重置(Reset#)接脚的信号为有效(Active)时，若检测(Sample)到编号SMI#的接脚的信号为低电位(Low)时，该实体CPU的所有接脚将处于第三状态(Tri-State)，相当于该实体CPU不存在的状态，也即该实体CPU将被设定为禁能状态。由于一个实体CPU只有一个编号SMI#的接脚，故当实体CPU被设定为禁能状态时，其内部所有的逻辑(Logical)CPU也将被设定为禁能状态，致系统无法发挥其最大的效能。