[发明专利]信息记录装置、其数据流控制器及其数据流的控制方法

说明书

技术领域

本发明涉及高效率地传送记录在记录介质中的数据的信息记录装置的数据流控制。

更详细地，本发明涉及从ECC引擎向外部缓冲器高效率地传送纠错数据的LTO(Linear Tape Open，线性磁带开放)方式的带驱动器、其数据流控制器及其数据流的控制方法。

背景技术

近年来，由于社会的数字化的发展，信息记录装置的需求在扩大，信息记录装置的大容量化·高记录密度化的发展是迅速的。在实际的使用环境中，大容量的信息记录装置要求从上位装置(主机)根据需要高速地传送大量的数据。

特别地，磁带驱动器作为顺序的数字·数据的大规模的缓冲装置，占有重要的位置。IBM公司开发了LTO方式的各代带驱动器。LTO方式的带驱动器的性能(例如，容量以及传送速度等)的目标由标准规定(非专利文献1)。

在典型的信息记录装置中，在记录数据的情况下，从主机发送来的用户数据被暂时保管在外部缓冲器中。被保管的用户数据被传送到ECC引擎，生成ECC奇偶校验(例如C2纠错编码)，从而对用户数据例如附加C2奇偶校验而将其送回到外部缓冲器。其后，附加了奇偶校验的用户数据从外部缓冲器被记录到记录介质上。在将记录介质的数据传送到主机的情况下，从记录介质读出的数据被暂时保管在外部缓冲器中。该保管数据以附加有ECC奇偶校验的形态被传送到ECC引擎。ECC引擎对错误数据进行纠错而将其写回到外部缓冲器。外部缓冲器的写回的纠错数据被送到主机。

图1示出了LTO的驱动器中的带10以及主机70之间的数据的输入输出机构(输入输出通道)的构成要素。箭头A～D表示从带10读出的数据的传送流的步骤。从带10读出的数据由缓冲器管理器40暂时写入到外部缓冲器30(步骤A)。例如因为需要宽带，所以外部缓冲器30是DDRSDRAM，其总线宽度是4字节或者8字节。被写入到外部缓冲器30的数据被传送到ECC引擎(具体地，C2ECC50)的SRAM(步骤B)。在C2ECC50中，进行全部数据的纠错，并将纠错数据写回到DDR SDRAM30(步骤C)。纠错数据随时根据需要从DDR SDRAM30被传送到主机70(步骤D)。

这样，外部缓冲器30从通道10侧·主机70侧·C2ECC引擎50被进行读访问或者写访问。控制对该外部缓冲器30的访问的是缓冲器管理器40。缓冲器管理器40是作为数据流控制器或者ASIC的功能被提供的。从通道10读出的数据(数据集)由交错缓冲控制20按图2所示的子数据集200的各行码字对(CWP)230的各个进行传送。CWP230由缓冲器管理器40保管到DDR SDRAM30中(步骤A)。在主机70中，根据需要进行数据压缩，并传送数据(步骤D)。作为数据流控制器的功能，缓冲器管理器40以各块20、50以及60能够高效率地访问DDR SDRAM30的方式分时切换总线。如从图1也可以判别出的，对于C2ECC50来说，在将从DDR SDRAM30读出的数据写回到DDR SDRAM30的构造上，处理时间的要求也很严。

因为现在开发中的第3代LTO方式驱动器与第2代相比要求2倍的数据处理能力(性能)，所以该数据传送时间的限制进一步增大。此外，其记录密度因为与第2代相比提高到了1.8倍，所以可以预见到数据的出错率也会增高。因而，在实现传送记录数据的高速化方面，重要的是如何高效率地进行读取数据传送。

在以往的存储装置中，大多是通过ECC引擎50以及外部缓冲器30等与数据流有关的组件的改进和性能的提高，来执行读取数据的高速传送。例如，相对于第2代，在第3代的LTO中，通过(1)提高纠错功能(C2ECC引擎)自身的性能(例如在以往的3倍或3倍以上)，(2)提升外部缓冲器(DDR SDRAM)30的动作时钟，(3)例如扩展DDR SDRAM的总线宽度等各组件的性能提高，能够达到在标准中规定的数据的传送速度。

从LTO的各代驱动器间的数据的读写互换性以及产品价格的经济性的观点来看，仅靠单使用高性能的组件，在数据传送的效率化方面会存在限度。在从纠错单元(C2ECC引擎)向外部缓冲器发送纠错数据时，如果在来自带记录介质的读取数据的流自身的控制上存在问题，则需要改善该问题。

一般地，通过对于外部缓冲器30采用DDR SDRAM，能够进行成组(バ一スト)访问。由于通过成组传送能够进行对于外部缓冲器30的全传送，所以可以实现高速的数据传送。但是，在该全传送中，因为不管纠错数据的有无都传送全部的数据，所以从数据传送效率的观点来看会产生浪费。